• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.560-563
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• 1999

In this paper, we present an optimal hardware implementation for preprocessing of a person identification algorithm utilizing vein pattern of dorsal surface of hand. For the vein pattern recognition, the computational burden of the algorithm lies mainly in the preprocessing of the input images, especially in lowpass filtering. we could reduce the identification time to one tenth by hardware design of the lowpass filter compared to sequential computations. In terms of the computation accuracy, the simulation results show that the CSD code provided an optimized coefficient value with about 91.62% accuracy in comparison with the floating point implementation of current coefficient value of the lowpass filter. The post-simulation of a VHDL model has been performed by using the ModelSim$^{TM}$. The implemented chip operates at 20MHz and has the operational speed of 55.107㎳.㎳.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.549-552
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• 2003

In this paper, an efficient architecture of a versatile Reed-Solomon (RS) decoder is designed, where the message length k as well as the block length n can be variable. The decoder permits 3-step pipelined processing based on the modified Euclid's algorithm(MEA). A new architecture for the MEA is designed for variable values of error correcting capability t. To maintain the throughput rate with less circuitry, the MEA block uses both the recursive and the overclocking technique. The decoder can decode a codeword received not only in a burst mode, but also in a continuous mode. It can be used in a wide range of applications due to its versatility. A versatile RS decoder over GF(2$^{8}$ ) having the error-correcting capability of up to 10 has been designed in VHDL, and successfully synthesized in an FPGA chip.

• 센서학회지
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• 제24권3호
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• pp.188-193
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• 2015

This paper presents a new byte-wise BCH (4122, 4096, 2) decoder, which treats byte-wise parallel operations so as to enhance its throughput. In particular, we evaluate the parallel processing technique for the most time-consuming components such as syndrome generator and Chien search owing to the iterative operations. Even though a syndrome generator is based on the conventional LFSR architecture, it allows eight consecutive bit inputs in parallel and it treats them in a cycle. Thus, it can reduce the number of cycles that are needed. In addition, a Chien search eliminates the redundant operations to reduce the hardware complexity. The proposed BCH decoder is implemented with VHDL and it is verified using a Xilinx FPGA. From the simulation results, the proposed BCH decoder can enhance the throughput as 43% and it can reduce the hardware complexity as 67% compared to its counterpart employing parallel processing architecture.

• 한국통신학회논문지
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• 제25권12A호
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• pp.1852-1860
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• 2000

본 논문은 IS-95를 기반으로 하는 CDMA(Code Division Multiple Access) 탐색자의 저전력 설계방법에 대하여 기술하였다. 탐색자는 역확산, 동기 누적단, 에너지 계산단, 2개의 비교단과 비동기 누적단으로 구성되어 있다. 제안된 방법은 Rescheduling과 Strength Reduction을 이용한 방법, Precomputation을 이용한 방법, 그리고, Synchronous 누적기를 이용한 세 가지 방법이다. VHDL을 이용하여 설계되었고, SYNOPSYSTEM에서 시뮬레이션을 수행하여 그 기능을 검증하였고, 합성하였다. 또한 SYNOPSYSTEM의 Design Power를 사용하여 소모 전력을 측정하였다. 측정결과 기존의 설계방법과 비교해서 최대 67%의 전력 감쇠와 41%의 면적 감소 효과를 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.410-413
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• 2000

This paper suggests a methodology in which control signals for high-level synthesis are generated from SDL specification. SDL is based on EFSM(Extended Finite State Machine) model. Data path and control part are partitioned into representing data operations in the from of scheduled data flow graph and process behavior of an SDL code in forms of an abstract FSM. Resource allocation is performed based on the suggested architecture model and local control signals to drive allocated functional blocks are incorporated into an abstract FSM extracted from an SDL process specification. Data path and global controller acquired through suggested methodology are combined into structural VHDL representation and correctness of behavior for final circuit is verified through waveform simulation.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.299-302
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• 2005

요즘 시대는 영상 기술과 IT 발전으로 다양한 멀티미디어 서비스를 제공하기 위해 고품질의 비디오와 높은 데이터 압축을 요구하게 되었고, 이를 위해 MPEG-4 AVC/H.264에서는 기존의 MPEG-4에서 채택한 VLC 기술과 유사한 Context-based Adaptive Variable Length Code(CAVLC)기술을 채택하여 이를 가능하게 하였다. 특히 CAVLC 기술은 HDTV처럼 큰 영상 뿐 아니라 카메라폰이나 DMB등과 같은 영상에서 고품질의 영상을 보다 효율적으로 제공 한다. 본 논문은 최근의 이미지와 비디오 압축에 대한 요구에 따라 H.264/AVC와 MPEG4-PART 1-에서 표준으로 채택한 CAVLC의 부호화 과정을 연구하여 Visual C++언어를 이용한 최적화된 시뮬레이션과 CAVLC의 성능평가를 통한 최적화를 실시하였고, 최적화된 예측 정보를 바탕으로 CAVLC를 VHDL언어를 이용하여 하드웨어로 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.678-681
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• 2004

본 연구에서는 IMT-2000방식 중 WCDMA(Wideband Code Division Multiple Access)방식의 터보코드에 대해 연구하였으며 터보 코드에 사용하는 인터리버 중 신호대 잡음비 성능이 가장 좋은 GF 인터리버와 터보 코드의 단점 중에 하나인 처리하는 동안 걸리는 지연 시간을 보완하기 위하여 핑퐁 램을 사용하였다. 핑퐁 램을 사용함으로써 최초에 소스 데이터 입력 때 만 지연이 생기고 그 이후에는 연속적으로 데이터를 출력 할 수 있는 장점을 얻었다. 그리고 C언어를 이용한 최적화된 시뮬레이션과 터보 코드의 성능평가를 통한 최적화를 실시하였다. 그리고 최적화된 정보를 바탕으로 터보코드를 VHDL언어를 이용하여 설계하고, Xilinx Vertex 1000E(XCV1000E)-PQ240칩을 이용한 테스트 보드에 다운로드 후 PCI인터페이스를 통한 시뮬레이션을 구현하였다.

• 한국지능시스템학회논문지
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• 제22권1호
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• pp.49-55
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• 2012

전역 클럭 없이 외부 입력에 따라서 값이 변하는 비동기 카운터는 우주용 메모리 등 현대 디지털 시스템에서 널리 사용된다. 본 논문에서는 우주 방사능 누적에 기인하는 크리티컬 레이스 고장이 존재하는 비동기 카운터를 위한 고장 극복 기법을 제안한다. 크리티컬 레이스는 비동기 디지털 회로 설계 과정에서 발생하는 대표적인 고장으로서 회로의 다음 안정 상태가 고정되지 않고 여러 값 중 하나로 나오는 비결정적인 특성을 보인다. 이번 연구에서는 비동기 순차 머신에 대한 교정 제어 기법을 이용하여 크리티컬 레이스를 극복할 수 있는 상태 피드백 제어기의 설계 과정을 제시한다. 또한 비동기 카운터 교정 제어 시스템을 VHDL 코드로 구현하고 실험을 통하여 제안된 제어 시스템이 크리티컬 레이스 고장을 극복하는 과정을 예시한다.

• 한국음향학회지
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• 제37권4호
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• pp.215-222
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• 2018

본 논문은 실시간 혈관내초음파 영상을 위한 후단부 시스템 개발과 성능 평가 결과에 관한 것이다. 개발한 후단부 시스템은 로직 사용량과 메모리 사용량을 최소화할 수 있는 효율적인 LUTs (Look-up Tables)을 사용하여 외부 메모리 없이 하나의 FPGA (Field Programmable Gate Array)만으로 시스템을 구성함으로써 시스템의 저비용, 소형화, 경량화가 가능하도록 설계하였다. 구현한 후단부 시스템의 정확도는 FPGA의 출력값과 VHDL (VHSIC Hardware Description Language) 코드를 MATLAB 프로그램을 사용하여 동일하게 구현하여 얻은 결과를 비교함으로써 검증하였다. 토끼 동맥을 이용한 ex-vivo 실험을 통하여 개발한 후단부 시스템이 실시간 혈관내초음파 영상에 적합함을 확인하였다.

• 전자공학회논문지C
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• 제36C권1호
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• pp.1-11
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• 1999

본 논문에서는 이동 통신 시스템에서 많이 사용되는 다양한 사양의 비터비 복호기를 자동으로 생성할 수 있는 가변적 비터비 복호기의 설계방법을 제안한다. 여기서 제안하는 가변적 비터비 복호기는 구속장, 부호율, 생성다항식 등의 길쌈부호기 사양, 프레임당의 비트 수, 전송 속도 등의 데이터 전송 사양, 그리고 복호기의 성능을 위한 연판정 비트수 등을 매개 변수화(parameterization)하여, 사용자가 제공하는 사양변수에 맞는 비터비 복호기를 최적으로 자동 생성하도록 설계되었다. 이를 위해 C 언어로 설계된 사용자 인터페이스 환경 모듈을 구현하였고, 또한 VHDL 언어와 generic 변수를 활용한 비터비 복호기의 기능 블록 모듈이 계층 구조적으로 설계되었다. 설계된 가변적 비터비 복호기의 검증을 위해, IS-95 CDMA 시스템의 규격에 맞는 비터비 복호기를 자동 생성하여 기존의 설계된 내용과 비교 검증하였다. 제안된 방식은 앞으로 사양이 조금씩 바뀔 때마다 비터비 복호기를 새로이 설계할 필요없이, 변경된 사양만 제공함으로써 매우 빠른 시간내에 변경된 하드웨어 설계를 얻을 수 있는 새로운 설계방식이라 할 수 있다.