• 제어로봇시스템학회논문지
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• 제10권10호
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• pp.922-929
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• 2004

In this paper, we develop control hardware such as an FPGA based general purposed intelligent controller with a DSP board to solve nonlinear system control problems. PID control algorithms are implemented in an FPGA and neural network control algorithms are implemented in a BSP board. An FPGA was programmed with VHDL to achieve high performance and flexibility. The additional hardware such as an encoder counter and a PWM generator can be implemented in a single FPGA device. As a result, the noise and power dissipation problems can be minimized and the cost effectiveness can be achieved. To show the performance of the developed controller, it was tested fur nonlinear systems such as a robot hand and an inverted pendulum.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1997년도 춘계학술대회 학술발표 논문집
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• pp.151-156
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• 1997

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발 환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의 전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템 (FLC Automatic Design and Implementation Station :FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactSTep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit 파일은 VCC사의 r2h에 의해 C 언어의 header 파일 형태의 하드웨어 object로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행 파일을 재구성 \ulcorner 능한 FPGA 시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target 사이의 상호 통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였다.

• 대한전기학회논문지:전력기술부문A
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• 제55권5호
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• pp.179-184
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• 2006

In a power system, an out-of-step condition causes a variety of risk such as serious damage to system elements, tripping of loads and generators, mal-operation of relays, etc. Therefore, it is very important to detect the out-of- step condition and take a proper measure. This paper presents a study on implementation of out-of-step detection algorithm using VHDL(Very high speed Hardware Description Language). The structure of out-of-step detection algorithm is analyzed for development of out-of-step detection relay on the FPGA(Field Programmable Gate Array). The out-of-step algorithm is separated to 4 parts: DFT IP, complex power calculation IP, out-of-step detection IP, control unit. Each parts are developed and simulated by using VHDL.

• 전기전자학회논문지
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• 제15권2호
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• pp.122-128
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• 2011

최근 들어 공장자동화의 프레임 그래버 분야에서 전통적인 아날로그 인터페이스 대신 고속, 고해상도의 디지털 인터페이스 방식의 카메라로의 전환이 이루어지고 있으며 이들은 카메라링크를 표준으로 채택하고 있다. 본 논문에서는 PC를 사용하지 않는 임베디드 프레임 그래버 테스트베드를 개발하여 영상처리 응용 솔루션을 제공하고자 한다. 따라서 카메라링크 표준의 라인스캔 CCD 카메라와의 접속을 위하여 하드웨어 회로를 설계하였고 VHDL 코드를 이용하여 FPGA를 프로그래밍하였다. 향후 광학영상기 등의 의료영상, 머신비젼, 산업전자 등의 다양한 영상처리에 본 칩을 이용할 수 있을 것이다.

• 시스템엔지니어링학술지
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• 제14권2호
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• pp.41-48
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• 2018

This paper describes the systems engineering development process for the Departure from Nucleate Boiling Ratio (DNBR) algorithm using FPGA. Current Core Protection Calculator System (CPCS) requirement and DNBR logic are analyzed in the reverse engineering phase and the new FPGA based DNBR algorithm is designed in the re-engineering phase. FPGA based DNBR algorithm is developed by VHSIC Hardware Description Language (VHDL) in the implementation phase and VHDL DNBR software is verified in the software Verification & Validation phase. Test cases are developed to perform the software module test for VHDL software modules. The APR 1400 simulator is used to collect the inputs data in 100%, 75%, and 50% reactor power condition. Test input signals are injected to the software modules following test case tables and output signals are compared with the expected test value. Minimum DNBR value from developed DNBR algorithm is validated by KEPCO E&C CPCS development facility. This paper summarizes the process to develop the FPGA-based DNBR calculation algorithm using systems engineering approach.

• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 한국정보처리학회논문지
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• 제4권7호
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• pp.1900-1906
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• 1997

본 논문에서는 FPGA에 회로를 설계할 때, 일괄검사가 가능한 BIST의 효율적인 BILBO(이하 EBILBO)를 설계한다. 제안된 일괄검사 알고리즘은 회로의 복잡도와 규모가 큰 회로에서 하나의 핀(pin)으로 정상속도에서 회로검사가 가능하다. BIST 설계에서, 필요한 검사패턴은 의사 랜덤패턴으로 생성하고, 출력은 다중 입력 쉬프트 레지스터에 의한 병렬 신호분석으로 검사하였다. 제안된 알고리즘은 VHDL로 동작적 기술하므로 검사패턴 생성과 응답분석 및 압축에 대한 모델을 용이하게 변경할 수 있다. FPGA상에 설계된 회로에서, 구현된 BIST의 EBILBO의 면적과 성능은 ISCAS89 벤치마크 회로를 통하여 평가하였다. 600 셀(cell) 이상의 회로에서 EBILBO 면적은 30% 이하로 감소하고, 검사패턴은 500K 정도로 신축성 있게 생성되고, 고장검출률의 범위는 88.3%에서 100%임을 확인하였다. 일괄검사의 BIST를 위한 EBILBO 동작은 정상모드와 병행하여 실시간으로 검사모드를 $s+n+(2^s/2^p-1)$시간 내에 동시에 수행할 수 있다.(CUT의 PI 수;n, 레지스터 수;s, p는 다항식의 차수). 제안된 알고리즘은 VHDL 코딩으로 설계와 검사가 병행될 수 있는 라이브러리로 구축되어 DFT에 광범위하게 응용되어질 수 있다.

• 제어로봇시스템학회논문지
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• 제6권7호
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• pp.594-601
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• 2000

EIA-709.1 Control Network Protocol is the basic protocol of LonWorks systems that is emerg-ing as a fieldbus device. In this paper the protocol is implemented by using VHDL with FPGA and C program on an Intel 8051 processor. The protocol from the physical layer to the network layer of EIA-709.1 is im-plemented in a hardware level,. So it decreases the load of the CPU for implementing the protocol. We verify the commercial feasibility of the hardware through the communication test with Neuron Chip. based on EIA-709.1 protocol which is used in industrial fields. The developed protocol based on FPGA becomes one of IP can be applicable to various industrial field because it is implemented by VHDL.

• 제어로봇시스템학회논문지
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• 제13권10호
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• pp.970-977
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• 2007

Absolute position detector which is one of the major equipment in the field of factory automation, not only perceives the absolute position of the rotary machine but also outputs switch data according to the given angle. Absolute position detector is composed of sensor module and its controller. In this paper, a sensor driver is implemented using FPGA with VHDL. This chip has a less form factor than conventional circuit. A test shows reliable precision within THD(total harmonic distortion) of 0.2% which can be applicable commercially. Also, FPGA-based phase error compensation methods were newly discussed. In the future, more research will be conducted to enhance the precision by the introduction of 3-phase transformer.

• Journal of Power Electronics
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• 제12권6호
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• pp.974-981
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• 2012

A FPGA based delta modulated single phase matrix converter has been developed that may be used in both cyclo-converters and cyclo-inverters. This converter is ideal for variable speed electrical drives, induction heating, fluorescent lighting, ballasts and high frequency power supplies. The peripheral input-output and FPGA interfacing have been developed through Xilinx 9.2i, to generate delta modulated trigger pulses for the converter. The controller has been relieved of the time consuming computational task of PWM signal generation by implementing the method of trigger pulse generation in a FPGA by using Hardware Description Language VHDL in Xilinx. The trigger circuit has been tested qualitatively by observing various waveforms on an oscilloscope. The operation of the proposed system has been found to be satisfactory.