• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 B
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• pp.1180-1182
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• 1993

In this paper, studing for the formative characterizations, bonding structures and hydrogen atom content in layer that oxynitride films deposited by Plasma CVD was investigated adaptive possibility for intemediate layer or final passivation layer of ULSI semiconductor devices.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.185-186
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• 2005

Intrinsic gettering is usually used to improve wafer quality which is an important factor for reliable ULSI devices. The two-step annealing method was adopted in order to investigate interactions between oxygens and secondary defects during oxygen precipitation process in lightly and heavily boron doped silicon wafers with high energy $^{11}B^+$ ion implantation. Secondary defects were inspected nearby the projected range by high resolution transmission electron microscopy. Oxygen pileup was measured in the vicinity of the projected range by secondary ion mass spectrometry for heavily boron doped silicon wafers.

• 한국진공학회지
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• 제9권1호
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• pp.69-75
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• 2000

We have investigated the feasibility of spin on glass (SOG) film from polysilazane-type resin as a premetal dielectric (PMD) layer of the next-generation ultra-large scale integrated (ULSI) devices. A commercial polysilazane resin and a polysilazane-type resin with oxidizing agent were spin-coated and cured to form SOG films. In order to study the effect of oxidizing agent and annealing, the SOG films were characterized as cured and after annealing at $400^{\circ}C$ to $900^{\circ}C$. the density and the resistance against wet chemical of the SOG films were improved by the addition of oxidizing agent, because oxidizing agent enhanced the conversion from polysilazane polymer to $SiO_2$. The hole profile issue associated with insufficient curing of polysilazane in narrow gaps was also resolved by oxidizing agent, while the gapfill capability of SOG was not deteriorated by oxidizing agent.

• 한국진공학회지
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• 제4권3호
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• pp.270-274
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• 1995

The growth structure of Fe on CU(001) was studied by scanning tunneling microscope. An analysis of size distribution of Fe islands on Cu(001) surface was made to determine whether Fe atoms mix with substrate Cu. The size distribution deviates from the standard scaling behavior, indicating that atomic density of Fe decreases with coverage up to 1 ML. The growth can be characterized by layer-by-layer scheme from 1 ML to 5 ML. This result agrees well with previously studied, Auger spectroscopy and RHEED result.

• 한국정밀공학회지
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• 제21권5호
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• pp.32-37
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• 2004

Polishing processes are widely used in the glass, optical, die and semiconductor industries. Chemical Mechanical Polishing (CMP) especially is becoming one of the most important ULSI processes for the 0.25m generation and beyond. CMP is conventionally carried out using abrasive slurry and a polishing pad. But the surface of the pad has irregular pores, so there is non-uniformity of slurry flow and of contact area between wafer and the pad, and glazing occurs on the surface of the pad. This paper introduces the basic concept and fabrication technique of the next generation CMP pad using micro-molding method to obtain uniform protrusions and pores on the pad surface.

• 한국정밀공학회지
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• 제13권11호
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• pp.46-56
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• 1996

Planarization technique is rapidly recognized as a critical step in chip fabrication due to the increase in wiring density and the trend towards a three dimensional structure. Global planarity requires the preferential removal of the projecting features. Also, the several materials i.e. Si semiconductor, oxide dielectric and sluminum interconnect on the chip, should be removed simultaneously in order to produce a planar surface. This research has investihgated the development of the chemical mechanical polishing(CMP) machine with uniform pressure and velocity mechanism, and the pad insensitive to pattern topography named hard grooved(HG) pad for global planarization. Finally, a successful result of uniformity less than 5% standard deviation in residual oxide film and planarity less than 15nm in residual step height of 4 inch device wafer, is achieved.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.771-780
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• 2001

ULSI급 CMOS 소자를 개발, 제작하고 또한 그것의 전기적 특성을 정확히 분석하기 위해서는 공정 및 소자 시뮬레이터의 사용이 필수적이다. 대면적 몬테 카를로 시뮬레이션 결과가 다차원 소자 시뮬레이터의 입력으로 사용되려면 과도한 입자수의 증가로 비효율성을 띄게 된다. 본 논문에서는 이러한 문제를 해결하기 위해 3차원 몬테 카를로 이온 주입 시뮬레이터인 TRICSI 코드를 이용하여 물리적으로 타당하며 또한 효율적으로 시뮬레이션 입자 수를 증가시켜 대면적 이온 주입시의 3차원 통계 분포의 잡음 영역을 최소화하는 방법을 제안하였다. 후속 공정인 열확산 공정이나 RTA(급속 열처리) 공정의 확산 방정식을 푸는 경우 발산을 막기 위해 몬테 카를로 시뮬레이션 결과의 통계 분포에 대한 후처리 과정으로 3차원 셀을 이용한 보간 알고리듬을 적용하였다. 시뮬레이션 수행 결과 가상 궤적 발생법(split-trajectory method)만을 사용한 것에 비해 계산 시간은 2배로 늘이지 않는 범위에서 10배 이상의 이온 입자 생성 분포를 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.18-24
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• 2000

(Ba,Sr)$TiO_3$ 박막은 ULSI-DRAM 즉 1-4 Gbit급 DRAM용 셀(cell) 커패시터의 새로운 유전물질로 각광받고 있다. 본 연구에서는 ICP 장비에서 $BCl_3/Cl_2/Ar$ 플라즈마로 (Ba,Sr)$TiO_3$ 박막을 식각하였다. 이때 RF power/dc bias voltage는 600W/-250V, 반응로의 압력은 10mTorr 이었다. $Cl_2/(Cl_2+Ar)$은 0.2로 고정하였고, $BCl_3$ 가스를 첨가하면서 (Ba,Sr)$TiO_3$ 박막을 식각하였다. $BCl_3$ 가스를 10% 첨가하였을 때, $480{\AA}/min$으로 (Ba,Sr)$TiO_3$ 박막은 가장 높은 식각 속도를 나타내었다. $Cl_2/Ar$가스에 $BCl_3$의 첨가 비에 따른 Cl, BCl 및 B의 라디칼 밀도를 optical emission spectroscopy(OES)에 의해 구하였다. $BCl_3$를 10% 첨가하였을 때 Cl의 라디칼 밀도가 가장 높았다. (Ba,Sr)$TiO_3$ 박막의 표면반응을 규명하기 위하여 XPS 분석을 수행한 결과 이온 bombardment 식각이 Ba-O 결합을 파괴하고 Ba와 Cl의 결합형태인 $BaCl_2$을 제거하기 위하여 필요하다. Sr과 Cl의 결합의 양은 많지 않고, Sr은 주로 물리적인 스퍼터링에 의하여 제거된다. Ti와 Cl은 화학적으로 반응하여 $TiCl_4$ 결합형태로 용이하게 제거된다. 식각후 단면사진을 SEM을 통해 본 결과 식각단면이 약 65~70$^{\circ}$ 정도였다.

• 한국진공학회지
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• 제17권6호
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• pp.518-522
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• 2008

반도체 집적도의 비약적인 발전으로 박막은 더욱 다층화 되고 선폭은 더욱 미세화가 진행되었다. 이러한 악조건에서 소자의 집적도를 계속 향상시키기 위하여 많은 연구가 진행되고 있다. 특히 소자 집적도 향상으로 금속 배선 공정에서는 선폭의 미세화와 배선 길이 증가로 인한 RC지연이 발생하게 되었다. 이를 방지하기 위하여 Al보다 비저항이 작은 Cu를 배선물질로 사용하여야 하며, 또한 일부 공정에서는 이미 사용하고 있다. 그러나 Cu를 금속배선으로 사용하기 위해 해결해야 할 가장 큰 문제점은 저온에서 쉽게 Si기판과 반응하는 문제이다. 현재까지 본 실험실에서는 tungsten (W)을 주 물질로 W-C-N (tungsten- carbon - nitrogen) 확산방지막을 증착하여 연구를 하였으며, $\beta$-ray, XRD, XPS 분석을 통하여 고온에서도 Cu의 확산을 효과적으로 방지한다는 연구 결과를 얻었다. 이 연구에서는 기존 연구에 추가적으로 W-C-N 확산방지막의 표면을 Nano-Indenter System을 이용하여 확산방지막 표면강도 변화를 분석하여 확산방지막의 물성 특성을 연구하였다. 이러한 연구를 통하여 박막내 불순물인 질소가 포함된 박막이 고온 열처리 과정에서 보다 안정적인 표면강도 변화를 나타내는 연구 결과를 얻었으며, 이로부터 박막의 물성 분석을 실시하였다.

• 한국재료학회지
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• 제14권8호
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• pp.573-578
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• 2004

Newly developed silicide materials for ULSI should have the appropriate electrical property of low resistant as well as process compatibility in conventional CMOS process. We prepared $NiCoSi_x$ silicides from 15 nm-Co/15 nm-Ni/Si structure and performed contact dry etch process to confirm the dry etch stability and compatibility of $NiCoSi_x$ layers. We dry etched the photoresist/SiO/silicide/silicon patterns with $CF_4\;and\;CHF_3$ gases with varying powers from 100 to 200 W, and pressures from 45 to 65 mTorr, respectively. Polysilicon and silicon active layers without silicide were etched $0\sim316{\AA}$ during over etch time of 3min, while silicon layers with proposed $NiCoSi_x$ silicide were not etched and showed stable surfaces. Our result implies that new $NiCoSi_x$ silicides may replace the conventional silicides due to contact etch process compatibility.