• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1559-1562
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• 1999

We formed $SiO_2:F$ films by low-temperature process called Liquid Phase Deposition(LPD) and investigated its electrical and physical properties. Because of the use of room-temperature and no special vacuum apparatus for forming $SiO_2:F$ films, this technique can have some advantages related with the application to dielectric interlayer for multilevel structure in ULSI devices. The growth rate 100nm/hr was obtained at the growth solution of 2.5mol/l. The P-etch rate showed a similar or better tendency compared with $SiO_2$ films formed by CVD, Sputter, E-beam evaporator etc.. The fourier transform infrared (FTIR) spectra revealed that the contained fluorine atoms exist uniform throughout the formed $SiO_2$ films. The Scanning Electron Microscope images showed that LPD-$SiO_2$ films could be stably grown on silicon substrates and the good step-coverage could also be obtained, which indicates that the LPD-$SiO_2$ films have some possibility of the application to planarization and interlayer dielectric films which are vitally necessary to achieve the multilevel interconnection in ULSI. The I-V characteristics has some distinct differences according to the concentration of growth solution.

• 한국진공학회지
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• 제10권3호
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• pp.321-327
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• 2001

Radio frequency magnetron sputtering방법으로 타켈의 Ti/si 조성과 $N_2$ 유량을 변화시켜 증착한 다양한 조성비의 Ti-Si-N 박막의 비저항 변화와 확산방지능력을 조사하였다. 높은 Si 함량을 포함한 Ti-Si-N박막내의 Si은 주로 비정질의 $Si_3N_4$ 형태로 존재하였으며 $N_2$의 양이 증가함에 따라 비저항도 증가하였다. 반면, 낮은 Si 함량을 포함한 Ti-Si-N박막은 낮은 $N_2$ 유량에서도 결정질의 TiN이 형성되었고 낮은 비저항을 나타내었다. 또한, 박막내의 N의 양이 증가함에 따라, 높은 박막의 밀도와 압축응력을 갖는 Ti-Si-N이 형성되었으며, 이는 박막 내의 N의 함량이 확산방지능력에 영향을 미치는 가장 중요한 요소 중 하나로 판단된다. 결과적으로, 29~49 at.%, Ti, 6~20 at.% Si, 45~55 at.% N 범위의 조성을 갖는 Ti-Si-N박막이 우수한 확산 억제 능력을 보유하면서 또한 낮은 비저항 특성을 나타내는데 적합한 조성 범위로 나타났다.

• 한국결정성장학회지
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• 제12권6호
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• pp.283-287
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• 2002

초고집적 반도체 회로에서 Cu를 배선으로 쓰이기 위한 Cu 금속과 Si 기판사이의 확산방지막으로써 Zr(Si)N 박막을 연구하였다. Zr(Si)N 박막증착은 DC magnetron sputter으로 $Ar/N_2$의 혼합 gas를 사용한 reactive sputtering 방법을 이용하였다. 상온에서 ZrN 박막 증착시 Ar gas와 NE gas 비율이 48 : 2일 때 가장 낮은 비저항값을 가졌으며, 증착시 기판의 온도의 증가에 따라서 비저항값이 낮아졌다. 비저항값이 감소된 ZrN 박막일수록 (002)면의 방향성을 갖는 결정이 성장되었다. ZrN 박막의 Cu 확산방지 특성은 ZrN 박막에 Si을 첨가함으로써 개선될 수 있으며 지나치게 첨가될 경우에는 오히려 확산방지 특성이 감소되었다. 접착력 특성에서는 ZrN에 Si의 함유량이 증가함에 파라 개선되었다. 증착막의 특성은 XRD, 광학 현미경, scretch tester 그리고 $\alpha$-step 등을 사용하여 분석하였다.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1491-1496
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• 2005

[ $Pb_{0.72}La_{0.28}TiO_3$ ] (PLT(28)) 박막을 sol-gel 법을 이용하여 제작한 후, 그 특성을 조사하여 ULSI DRAM 의 캐패시터 절연막으로서의 적용 가능성을 연구하였다. Sol-gel 법의 출발 물질로는 acetate 계를 사용하였다. TGA-DTA 분석을 통하여 PLT(28) 박막의 sol-gel 법에 의한 공정 조건을 확립하였다. 매 coating 후 $350^{\circ}C$ 에서 drying 하고, 마지막으로 $650^{\circ}C$ 에서 annealing 하여 $100\%$ perovskite 구조를 가지는 치밀하고 crack 이 없는 PLT(28) 박막을 얻었다. $Pt/Ti/SiO_2/Si$ 기판 위에 PLT(28) 박막을 형성하여 전기적 특성을 측정하였다. 그 결과 유전 상수와 누설전류밀도가 각각 936 과 $1.1{\mu}A/cm^2$ 으로 측정되었다.

• 마이크로전자및패키징학회지
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• 제12권1호
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• pp.53-58
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• 2005

구리 배선에서의 신뢰성 평가를 위해 직류전류와 교류전류를 각각 인가하였을 때의 파손 발생을 분석해 보았다. 직류 전류에서는 electromigration 현상이 발생하는데, 높은 전류 밀도와 온도에서 더욱 빠르게 파손이 진행되었으며, 실험을 통해 구한 활성화 에너지와 전류밀도 의존지수는 각각 0.96eV와 4의 값을 갖는 것으로 나타났다. 교류 전류에서는 열 피로 현상이 발생하였는데, 높은 주파수와 ${\Delta}$T가 클수록 파손이 심하게 진행되었다. 집합 조직에 따른 failure morphology분석 결과, (100)grains에서는 결함이 넓게 성장하여 facetted grains가 되지만 (111)에서는 배선의 두께 방향으로 성장하여 빠르게 단선을 유발하는 것으로 나타났다.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.335-340
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• 2002

본 논문에서 얇은 실리콘 산화막의 스트레스 유기 누설전류는 나노 구조를 갖는 트랜지스터의 ULSI 실현을 위하여 조사하였다. 인가전압의 온 오프 시간에 따른 스트레스전류와 전이전류는 실리콘 산화막에 고전압 스트레스 유기 트랩분포를 측정하기 위하여 사용하였다. 스트레스전류와 전이전류는 고스트레스 전압에 의해 발생된 트랩의 충방전과 양계면 가까이에 발생된 트랩의 터널링에 기인한다. 스트레스 유기 누설전류는 전기적으로 기록 및 소거를 실행하는 메모리 소자에서 데이터 유지 능력에 영향이 있음을 알았다. 스트레스전류, 전이전류 그리고 스트레스 유기 누설전류의 두께 의존성에 따른 산화막 전류는 게이트 면적이 10/sup －3/㎠인 113.4Å에서 814Å까지의 산화막 두께를 갖는 소자에서 측정하였다. 스트레스 유기 누설전류, 스트레스전류, 그리고 전이전류는 데이터 유지를 위한 산화막 두께의 한계에 대해 연구 조사하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.942-945
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• 1999

In this work, we proposed Proper etching algorithm for ultra-large scale integrated circuit device and simulated etching process using the proposed algorithm in the case of ICP (inductive coupled plasma) 〔1〕source. Until now, many algorithms for etching process simulation have been proposed such as Cell remove algorithm, String algorithm and Ray algorithm. These algorithms have several drawbacks due to analytic function; these algorithms are not appropriate for sub 0.1 ${\mu}{\textrm}{m}$ device technologies which should deal with each ion. These algorithms could not present exactly straggle and interaction between Projectile ions and could not consider reflection effects due to interactions among next projectile ions, reflected ions and sputtering ions, simultaneously In order to apply ULSI process simulation, algorithm considering above mentioned interactions at the same time is needed. Proposed algorithm calculates interactions both in plasma source region and in target material region, and uses BCA (binary collision approximation4〕method when ion impact on target material surface. Proposed algorithm considers the interaction between source ions in sheath region (from Quartz region to substrate region). After the collision between target and ion, reflected ion collides next projectile ion or sputtered atoms. In ICP etching, because the main mechanism is sputtering, both SiO$_2$ and Si can be etched. Therefore, to obtain etching profiles, mask thickness and mask composition must be considered. Since we consider both SiO$_2$ etching and Si etching, it is possible to predict the thickness of SiO$_2$ for etching of ULSI.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.95-99
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• 2008

반도체 소자의 소형화에 따라 낮은 비저항을 가진 구리가 ULSI의 금속배선으로 사용되고 있다. 구리선의 비저항은 RC delay와 집적회로의 신호전달에 영향을 미치게 된다. 본 논문에서는 전기도금 된 구리박막의 비저항에 대해 전해액이 미치는 영향을 조사하였다. 4탐침 표면저항측정기로 비저항을 평가하였고, XRD (X-ray Diffraction), AFM (Atomic Force Microscope), FE-SEM (Field Emission Scanning Electron Microscope), XPS (X-ray Photoelectron Spectroscopy)로 박막의 특성을 조사하였다. 실험한 결과, 전해액의 조건이 전기도금으로 증착된 낮은 비저항을 갖는 구리박막의 형성에 있어 중요한 역할을 하는 것을 확인하였다.

• 한국진공학회지
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• 제12권2호
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• pp.136-143
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• 2003

본 논문은 비질량분리형 이온빔증착법에 이용하기 위한 고순도의 고주파 스퍼터타입 이온소스에 대한 특성을 평가했다. 고주파 구리 코일과 고순도 (99.9999 %)의 구리 타겟으로 이루어진 이온소스에 대한 기본적인 특성과 ULSI금속배선용 구리 박막으로의 응용가능성에 대해서 고찰하였다. 구리 타겟에 걸어주는 전압에 따른 구리 타겟에 흐르는 전류 특성을 고주파 전원 또는 아르곤 가스 압력을 변화시키면서 특성을 평가한 후 구리박막제작을 위한 조건에 대해서 고찰하였다. 박막 증착을 위한 기본적인 조건으로써, 타겟의 전압 -300 V와 고주파 전원 240 W, 그리고 아르곤 압력 9 Pa이 정해졌으며, 이 같은 조건에서 기판 바이어스 -50 V에서 증착된 구리 박막의 비저항값은 1.8 $\pm$ 0.1 $mu\Omega$cm로 이는 구리 벌크의 저항값(1.67 $\pm$ 0.1 $\mu\Omega$cm)에 근접한 값임을 알 수 있었다.

• 한국결정학회:학술대회논문집
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• 한국결정학회 2002년도 정기총회 및 추계학술연구발표회
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• pp.42-43
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• 2002

반도체 디바이스의 발전은 높은 직접화 및 동작 속도를 추구하고 있으며, 이를 위해서 MOSFET의 scale down시 발생되는 문제를 해결해야만 한다. 특히, Channel이 짧아짐으로써 발생하는 device의 열화현상으로 동작전압의 조절이 어려워 짐을 해결해야만 하며, gate oxide 두께를 줄임으로써 억제할 수 있다고 알려져 왔다. 현재, gate oxide으로 사용되고 있는 SiO2박막은 비정질로써 ～8.7 eV의 높은 band gap과 Si기판 위에서 성장이 용이하며 안정하다는 장점이 있으나, 두께가 1.6 nm 이하로 얇아질 경우 전자의 direct Tunneling에 의한 leakage current 증가와 gate impurity인 Boron의 channel로의 확산, 그리고 poly Si gate의 depletion effect[1,2] 등의 문제점으로 더 이상 사용할 수 없게 된다. 2001년 ITRS에 의하면 ASIC제품의 경우 2004년부터 0.9～l.4 nm 이하의 EOT가 요구된다고 발표하였다. 따라서, gate oxide의 물리적인 두께를 증가시켜 전자의 Tunneling을 억제하는 동시에 유전막에 걸리는 capacitance를 크게 할 수 있다는 측면에서 high-k 재료를 적용하기 위한 연구가 진행되고 있다[3]. High-k 재료로 가능성 있는 절연체들로는 A1₂O₃, Y₂O₃, CeO₂, Ta₂O, TiO₂, HfO₂, ZrO₂,STO 그리고 BST등이 있으며, 이들 재료 중 gate oxide에 적용하기 위해 크게 두 가지 측면에서 고려해야 하는데, 첫째, Si과 열역학적으로 안정하여 후속 열처리 공정에서 계면층 형성을 배제하여야 하며 둘째, 일반적으로 high-k 재료들은 유전상수에 반비례하는 band gap을 갖는 것으로 알려줘 있는데 이 Barrier Height에 지수적으로 의존하는 leakage current때문에 절연체의 band gap이 낮아서는 안 된다는 점이다. 최근 20이상의 유전상수와 ～5 eV 이상의 Band Gap을 가지며 Si기판과 열역학적으로 안정한 ZrO₂[4], HfiO₂[5]가 관심을 끌고 있다. HfO₂은 ～30의 고유전상수, ～5.7 eV의 높은 band gap, 실리콘 기판과의 열역학적 안전성 그리고 poly-Si와 호환성등의 장점으로 최근 많이 연구가 진행되고 있다. 또한, Hf은 SiO₂를 환원시켜 HfO₂가 될 수 있으며, 다른 silicide와 다르게 Hf silicide는 쉽게 산화될 수 있는 점이 보고되고 있다.