• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.274-274
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• 2014

금속칼코게나이드 화합물중 하나인 $MoS_2$는 초저 마찰계수의 금속성 윤활제로 널리 사용되고 있으며 흑연과 비슷한 판상 구조를 지니고 있어 기계적 박리법을 통한 그래핀의 발견 이후 2차원 박막 합성법에 대한 활발한 연구가 진행되고 있다. 최근 다양한 응용이 진행 중인 그래핀의 경우 높은 전자이동도, 기계적 강도, 유연성, 열전도도 등 뛰어난 물리적 특성을 지니고 있으나 zero-bandgap으로 인한 낮은 on/off ratio는 thin film transistor (TFT), 논리회로(logic circuit) 등 반도체 소자 응용에 한계가 있다. 하지만 $MoS_2$는 벌크상태에서 약 1.2 eV의 indirect band-gap을 지닌 반면 단일층의 경우 1.8 eV의 direct-bandgap을 나타내고 있다. 또한 단일층 $MoS_2$를 이용하여 $HfO_2/MoS_2/SiO_2$ 구조의 트랜지스터를 제작하였을 때 $200cm^2/v^{-1}s^{-1}$의 높은 mobility와 $10^8$ 이상의 on/off ratio 나타낸다는 연구가 보고되어 있어 박막형 트랜지스터 응용을 위한 신소재로 주목을 받고 있다. 한편 2차원 $MoS_2$ 박막을 합성하기 위한 대표적인 방법인 기계적 박리법의 경우 고품질의 단일층 $MoS_2$ 성장이 가능하지만 대면적 합성에 한계를 지니고 있으며 화학기상증착법(CVD)의 경우 공정 gas의 분해를 위한 높은 온도가 요구되므로 박막형 투명 트랜지스터 응용을 위한 플라스틱 기판으로의 in-situ 성장이 어렵기 때문에 이를 보완할 수 있는 $MoS_2$ 박막 합성 공정 개발이 필요하다. 특히 Plasma enhanced chemical vapor deposition (PECVD) 방법은 공정 gas가 전기적 에너지로 분해되어 chamber 내부에서 cold-plasma 형태로 존 재하기 때문에 박막의 저온성장 및 대면적 합성이 가능하며 고진공을 바탕으로 합성 중 발생하는 오염 요소를 효과적으로 제어할 수 있다. 본 연구에서는PECVD를 이용하여 plasma power, 공정압력, 공정 gas의 유량 등 다양한 공정 변수를 조절함으로써 저온, 저압 조건하에서의 $MoS_2$ 박막 성장 가능성을 확인하였으며 전구체로는 Mo 금속과 $H_2S$ gas를 사용하였다. 또한 향후 flexible 소자 응용을 위한 플라스틱 기판의 녹는점을 고려하여 공정 온도는 $300^{\circ}C$ 이하로 설정하였으며 합성된 $MoS_2$ 박막의 두께 및 화학적 구성은 Raman spectroscopy를 이용하여 확인 하였다. 공정온도 $200^{\circ}C$와 $150^{\circ}C$에서 성장한 $MoS_2$ 박막의 Raman peak의 경우 상대적으로 낮은 공정온도로 인하여 Mo와 H2S의 화학적 결합이 감소된 것을 관찰할 수 있었고 $300^{\circ}C$의 경우 약 $26{\sim}27cm^{-1}$의 Raman peak 간격을 통해 5~6층의 $MoS_2$ 박막이 형성 된 것을 확인할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.344-344
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• 2014

Transparent amorphous oxide semiconductors such as a In-Ga-Zn-O (a-IGZO) have advantages for large area electronic devices; e.g., uniform deposition at a large area, optical transparency, a smooth surface, and large electron mobility >10 cm2/Vs, which is more than an order of magnitude larger than that of hydrogen amorphous silicon (a-Si;H).1) Thin film transistors (TFTs) that employ amorphous oxide semiconductors such as ZnO, In-Ga-Zn-O, or Hf-In-Zn-O (HIZO) are currently subject of intensive study owing to their high potential for application in flat panel displays. The device fabrication process involves a series of thin film deposition and photolithographic patterning steps. In order to minimize contamination, the substrates usually undergo a cleaning procedure using deionized water, before and after the growth of thin films by sputtering methods. The devices structure were fabricated top-contact gate TFTs using the a-IGZO films on the plastic substrates. The channel width and length were 80 and 20 um, respectively. The source and drain electrode regions were defined by photolithography and wet etching process. The electrodes consisting of Ti(15 nm)/Al(120 nm)/Ti(15nm) trilayers were deposited by direct current sputtering. The 30 nm thickness active IGZO layer deposited by rf magnetron sputtering at room temperature. The deposition condition is as follows: a rf power 200 W, a pressure of 5 mtorr, 10% of oxygen [O2/(O2+Ar)=0.1], and room temperature. A 9-nm-thick Al2O3 layer was formed as a first, third gate insulator by ALD deposition. A 290-nm-thick SS6908 organic dielectrics formed as second gate insulator by spin-coating. The schematic structure of the IGZO TFT is top gate contact geometry device structure for typical TFTs fabricated in this study. Drain current (IDS) versus drain-source voltage (VDS) output characteristics curve of a IGZO TFTs fabricated using the 3-layer gate insulator on a plastic substrate and log(IDS)-gate voltage (VG) characteristics for typical IGZO TFTs. The TFTs device has a channel width (W) of $80{\mu}m$ and a channel length (L) of $20{\mu}m$. The IDS-VDS curves showed well-defined transistor characteristics with saturation effects at VG>-10 V and VDS>-20 V for the inkjet printing IGZO device. The carrier charge mobility was determined to be 15.18 cm^2 V-1s-1 with FET threshold voltage of -3 V and on/off current ratio 10^9.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.363-363
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• 2014

Ruthenium (Ru) has attractive material properties due to its promising characteristics such as a low resistivity ($7.1{\mu}{\Omega}{\cdot}cm$ in the bulk), a high work function of 4.7 eV, and feasibility for the dry etch process. These properties make Ru films appropriate for various applications in the state-of-art semiconductor device technologies. Thus, it has been widely investigated as an electrode for capacitor in the dynamic random access memory (DRAM), a metal gate for metal-oxide semiconductor field effect transistor (MOSFET), and a seed layer for Cu metallization. Due to the continuous shrinkage of microelectronic devices, better deposition processes for Ru thin films are critically required with excellent step coverages in high aspect ratio (AR) structures. In these respects, atomic layer deposition (ALD) is a viable solution for preparing Ru thin films because it enables atomic-scale control of the film thickness with excellent conformality. A recent investigation reported that the nucleation of ALD-Ru film was enhanced considerably by using a zero-valent metallorganic precursor, compared to the utilization of precursors with higher metal valences. In this study, we will present our research results on the synthesis and characterization of novel ruthenium complexes. The ruthenium compounds were easy synthesized by the reaction of ruthenium halide with appropriate organic ligands in protic solvent, and characterized by NMR, elemental analysis and thermogravimetric analysis. The molecular structures of the complexes were studied by single crystal diffraction. ALD of Ru film was demonstrated using the new Ru metallorganic precursor and O2 as the Ru source and reactant, respectively, at the deposition temperatures of $300-350^{\circ}C$. Self-limited reaction behavior was observed as increasing Ru precursor and O2 pulse time, suggesting that newly developed Ru precursor is applicable for ALD process. Detailed discussions on the chemical and structural properties of Ru thin films as well as its growth behavior using new Ru precursor will be also presented.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.348-348
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• 2014

차세대 디스플레이 구동 회로 소자를 위한 재료로서, Amorphous Oxide Semiconductor (AOS)가 주목받고 있다. AOS는 기존의 Amorphous Silicon과 비교하여 뛰어난 이동도를 가지고 있으며, 넓은 밴드 갭에 의한 투명한 광학적 특성을 가지고 있다. 이러한 장점을 이용하여, AOS 박막은 thin film transistor (TFT)의 active channel로 이용 되고 있다. 하지만, AOS를 이용한 TFT의 경우, 시간이 경과함에 따라 $O_2$ 및 $H_2O$ 흡착에 의해 전기적 특성이 변하는 현상이 있다. 이러한 현상은 소자의 신뢰성에 있어 중요한 문제가 된다. 이러한 문제를 연구하기 위해 본 논문에서는, AOS 박막을 이용하여 bottom 게이트형 TFT를 제작하였다. 이를 위해 먼저, p-type Si 위에 건식산화방식으로 $SiO_2$(100 nm)를 성장시켜 게이트 산화막으로 이용하였다. 그리고 Zn과 Sn이 1: 2의 조성비를 가진 ZnSnO (ZTO) 용액을 제조한 후, 게이트 산화막 위에 spin coating 하였다. Splin coating된 용액에 남아 있는 솔벤트를 제거하기 위해 10분 동안 $230^{\circ}C$로 열처리를 한 후, 포토리소그래피와 에칭 공정을 이용하여 ZTO active channel을 형성하였다. 그 후, 박막 내에 남아 있는 불순물을 제거하고 ZTO TFT의 전기적인 특성을 향상시키기 위하여, $600^{\circ}C$의 열처리를 30분 동안 진행 하여 junctionless형 TFT 제작을 완료 하였다. 제작된 소자의 시간 경과에 따른 열화를 확인하기 위하여, 대기 중에서 2시간마다 HP-4156B 장비를 이용하여 전기적인 특성을 확인 하였으며, 이러한 열화는 후처리 공정을 통하여 회복시킬 수 있었다. 열화의 회복을 위한 후처리 공정으로, 퍼니스를 이용한 고온에서의 열처리와 microwave를 이용하여 저온 처리를 이용하였다. 결과적으로, TFT는 소자가 제작된 이후, 시간에 경과함에 따라서 on/off ratio가 감소하여 열화되는 경향을 보여 주었다. 이러한 현상은, TFT 소자의 ZTO back-channel에 대기 중에 있는 $O_2$ 및 $H_2O$의 분자의 물리적인 흡착으로 인한 것으로 보인다. 그리고 추가적인 후처리 공정들에 통해서, 다시 on/off ratio가 회복 되는 현상을 확인 하였다. 이러한 추가적인 후처리 공정은, 열화된 소자에 퍼니스에 의한 고온에서의 장시간 열처리, microwave를 이용한 저온에서 장시간 열처리, 그리고 microwave를 이용한 저온에서의 단 시간 처리를 수행 하였으며, 모든 소자에서 성공적으로 열화 되었던 전기적 특성이 회복됨을 확인 할 수 있었다. 이러한 결과는, 저온임에도 불구하고, microwave를 이용함으로 인하여, 물리적으로 흡착된 $O_2$ 및 $H_2O$가 짧은 시간 안에 ZTO TFT의 back-channel로부터 탈착이 가능함과 동시에 소자의 특성을 회복 가능 함 의미한다.

• Journal of the Korean Applied Science and Technology
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• v.27 no.2
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• pp.137-143
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• 2010

Oxide semiconductors Thin-film transistors are an exemplified one owing to its excellent ambient stability and optical transparency. In particular zinc oxide (ZnO) has been reported because It has stability in air, a high electron mobility, transparency and low light sensitivity, compared to any other materials. For this reasons, ZnO TFTs have been studied actively. Furthermore, we expected that would be satisfy the demands of flexible display in new generation. In order to do that, ZnO TFTs must be fabricated that flexible substrate can sustain operating temperature. So, In this paper we have studied low-temperature process of zinc oxide(ZnO) thin-film transistors (TFTs) based on silicon nitride ($SiN_x$)/cross-linked poly-vinylphenol (C-PVP) as gate dielectric. TFTs based on oxide fabricated by Low-temperature process were similar to electrical characteristics in comparison to conventional TFTs. These results were in comparison to device with $SiN_x$/low-temperature C-PVP or $SiN_x$/conventional C-PVP. The ZnO TFTs fabricated by low-temperature process exhibited a field-effect mobility of $0.205\;cm^2/Vs$, a thresholdvoltage of 13.56 V and an on/off ratio of $5.73{\times}10^6$. As a result, We applied experimental for flexible PET substrate and showed that can be used to ZnO TFTs for flexible application.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.55.2-55
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• 1998

다견정 심리판-거l르마늄(JXlly-SiGe)은 TFT(thin-film transistor)와 갇븐 소자 응용에 있어서 중요한 불칠이다 .. LPCVD (low pressure chemical vapor deposition) 방법으로 비정칠 SiGc (a-SiGe) 박막올 증 착시키고 고상결정화(SPC: solid-phase crystallization)시켜 poly-SiGc옹 얻는 것은 잘 알려져 있다. 그러 나 그러나 PF'||'&'||'pound;VD-SPC 방법올 이용한 poly-SiGc의 제조에 대해서는 아직 두드러지게 연구된 바 없다. 우리단 PF'||'&'||'pound;VD 방법으로 a-SiGc 박막올 증착시키고 고상캘정화시켜 poly-SiGc올 얻었 R며, :~ 결정성, G Gc 농도, 결정핍의 평끌 크기 눔올 XRD (x-ray diffraction) 방법으호 조사하였다. 특히 pr'||'&'||'pound;VD 증착시 가판온도,Gc 함유량 등이 고상화에 미치는 영향에 대해서 조사하였다. P PECVD 장치는 터보펌프콸 사용하여 71저진공이 2xlOlongleftarrow5 Torr에 이르렀다. 가판윤 SiOOO) 웨이퍼륜 사용하고 기판 온도는 약 150- 35()"C 사이에서 변화되었다. 증착가스는 SiH4, GcH4, 112 등흘 썼다. 증착 압력과 r.f 전력용 각각 O.25ToIT와 3W로 일정하게 하였다 .. Gc 함유량(x)은 x x=O.O-O.5 사이에서 변화되었다 .. PECVD모 증착된 SiGc 박막들은 고상결정화를 위해 $\theta$X)"(:: Nz 분위기에서 24시간동안, 혹은 5OO'C에서 4열간 가열되었다. 고상결정화 후 poly-SiGc 박막은 SiGc(Ill), (220), (311) XRD 피크들올 보여주었으며, 각 피 크들은 poly-Si에 비하여 왼쪽으로 Bragg 각이 이동되었고, Vegard’slaw에 의해서 x의 값올 확 인할 수 있었다. 이것온 RBS 결과와 열치하였다. 약 150-350'C 사이에서 변화된 기판온도의 범위 에서 증착온도가 낮올수콕 견정립의 크기는 대체로 증가하는 것으로 나타났다 .. XHD로 추정된 형 균 결정립의 크기는 최대 약 3$\alpha$1m 정도였다. 또한 같끈 샘플뜰에 대해서 기판온도가 낮올수록 증착속도가 증가함옴 확인하였다 .. Gc 함유량이 x=O.1에서 x=O.5로 증가함에 따라서도 결정립의 크기와 SiGc 증착속도는 증가하는 것으로 나타났다 .. Hwang [1] , Kim[2] 둥의 연구자들은 Gc 함유 량이 증가함에 따라 결정 립 크기가 캄소하는 것올 보고하였으냐, Tsai [3] 둥은 반대의 결과플 보 고하고 Ge 힘유량의 증가시 결정립 크기의 증가에 대해 Gc의 Si보다 낮은 융점 (melting point) 올 강조한 바 있다. 결정립 크기의 증가는 대체로 SiGe 중착속도의 증가와도 관련이 있음올 볼 때, poly-SiGc의 경우에도 polv-Si의 고상화에서와 같이 증착속도가 빠를수록 최종적언 결정럽의 크기가 커지는 것으로 이해될 수도 있다 .. PECVD 증착시 증착속도의 증가는 증착된 박딱에서의 무켈서도를 증 가시킬 수 있음올 고려하면, 이라한 결파플온 p이y-SiGc의 고상결정화에서도 ploy-Si의 고상결정 화에서와 마찬가지로 초기 박막에서의 구조직 무절서도가 클수록, 고상결정화 후 결정 립의 크기 가 커칠 수 있음올 보여준다고 생각휠 수 있다,

• Journal of the Korean Vacuum Society
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• v.2 no.2
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• pp.188-198
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• 1993

We have developed a technique for growing thin oxides (6~10 nm) by the Last step TCA method. N-channel metal-oxide-semiconductor (n-MOS) capacitor and n-channel metal-oxide-semiconductor field-effect transistor's (MOSFET's) having a gate oxide with chlorine incorporated $SiO_2/Si$ interface have been analyzed by electrical measurements and physical methods, such as secondary ion mass spectrometry (SIMS) and electron spectroscopy for chemical analysis (ESCA). The gate oxide grown with the Last strp TCA method has good characteristics as follows: the electron mobility of the MOSFET's with the Last step TCA method was increased by about 7% and the defect density at the $SiO_2/Si$ interface decreases slightly compared with that with No TCA method. In reliability estimation, the breakdown field was 18 MV/cm, 0.6 MV/cm higher than that of the gate oxide with No TCA method, and the lifetime estimated by TDDB measurement was longer than 20 years. The device lifetime estimated from hot-carrier reliability was proven to be enhanced. As the results, the gate oxide having a $SiO_2/Si$ interface incorporated with chlorine has good characteristics. Our new technique of Last step TCA method may be used to improve the endurance and retention of MOSFET's and to alleviate the degradation of thin oxides in short-channel MOS devices.

• Journal of the Korean Society of Radiology
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• v.1 no.1
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• pp.11-16
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• 2007

In this study, we have performed contrast-detail analysis for an amorphous selenium(a-Se) based digital X-ray imaging system by using a contrast-detail phantom(CDRAD 2.0) to test its low contrast performance. The X-ray imaging system utilizes an 500-mm-thick a-Se semiconductor X-ray absorber coated over an amorphous silicon(a-Si) TFT(thin-film transistor) detector matrix with a $139mm{\times}139mm$ pixel size and a $46.7cm{\times}46.7cm$ active area. In the measurement of contrast-detail curves we first acquired X-ray images of the CDRAD 2.0 phantom at given test conditions(i.e., 40, 50, 60, 70, 80 kVp, and 16 mA.s), and then evaluated the contrast-detail characteristics of the imaging system from each phantom image by using an image quality factor called the image-quality-figure-inverse(IQFinv). The IQFinv values for the imaging system gradually improved with the photon fluence, indicating the improvement of image visibility: 24.4, 35.3, 39.2, 41.5, and 43.4 at photon fluences of $1.8{\times}105$, $5.9{\times}105$, $11.3{\times}105$, $19.4{\times}105$, and $29.4{\times}105$ photons/$mm^2$, respectively.

• Journal of the Korean Vacuum Society
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• v.17 no.5
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• pp.435-441
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• 2008

In this paper, we investigated the electrical properties of triisopropylsilyl (TIPS) pentacene organic thin-film transistor (OTFT) depending on solvent type. We spin coated TIPS pentacene by using chlorobenzene, p-xylene, chloroform, and toluene as solvents. Fabricated OTFT with chlorobenzene shows field-effect mobility of $1.0{\times}10^{-2}cm^2/V{\cdot}s$, on/off ratio of $4.3{\times}10^3$ and threshold voltage of 5.5 V. In contrast, with chloroform, the mobility is $5.8{\times}10^{-7}cm^2/V{\cdot}s$, on/off ratio of $1.1{\times}10^2$ and threshold voltage of 1.7 V. Moreover we measured the grain size of each TIPS pentacene solvent by atomic force microscopy (AFM). From these results, it can be concluded that a solvent with higher boiling point results in better electrical characteristics due to large grain size and high crystallinity of TIPS pentacene layer. In this paper TIPS pentacene with chlorobenzene shows the best electrical properties.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.120-120
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• 2011

Graphene is a carbon based material and it has great potential of being utilized in various fields such as electronics, optics, and mechanics. In order to develop graphene-based logic systems, graphene field-effect transistor (GFET) has been extensively explored. GFET requires supporting devices, such as volatile memory, to function in an embedded logic system. As far as we understand, graphene has not been studied for volatile memory application, although several graphene non-volatile memories (GNVMs) have been reported. However, we think that these GNVM are unable to serve the logic system properly due to the very slow program/read speed. In this study, a GVM based on the GFET structure and using an engineered graphene channel is proposed. By manipulating the deposition condition, charge traps are introduced to graphene channel, which store charges temporarily, so as to enable volatile data storage for GFET. The proposed GVM shows satisfying performance in fast program/erase (P/E) and read speed. Moreover, this GVM has good compatibility with GFET in device fabrication process. This GVM can be designed to be dynamic random access memory (DRAM) in serving the logic systems application. We demonstrated GVM with the structure of FET. By manipulating the graphene synthesis process, we could engineer the charge trap density of graphene layer. In the range that our measurement system can support, we achieved a high performance of GVM in refresh (>10 ${\mu}s$) and retention time (~100 s). Because of high speed, when compared with other graphene based memory devices, GVM proposed in this study can be a strong contender for future electrical system applications.