• 한국기술혁신학회:학술대회논문집
• /
• 한국기술혁신학회 2002년도 춘계학술대회
• /
• pp.45-59
• /
• 2002

최근 들어 접속료가 통신시장의 주요 핵심 이슈로 제기되고 있다. 이에 본 연구는 접속료를 결정하는 다양한 접속료 산정모형 검토를 통해 LRIC 모형이 가장 합리적인 접속료 산정모형임을 밝혀냈다. 또한 LRIC 방식을 도입하기 위해서는 현실 적용이 수월한 Bottom-Up 방식과 Scorched-Node 방식을 가정하여 망 원가를 산정하는 것이 중요하다고 분석되었다.

• 한국항해항만학회지
• /
• 제28권10호
• /
• pp.843-850
• /
• 2004

본 연구에서는 지역적 문화적으로 특색을 달리하는 크루즈 모델 개발의 한 방안으로서 미래지향적 주거개념의 크루즈선 설계모델을 제시하였다. 크루즈선 설계를 위해서는 조선공학, 건축디자인, 경영경제학 등의 복합지식이 요청되고 있다. 본 연구에서는 선박의 하부구조 결정을 통해 초기 선형을 도출한 후 기본설계에 들어가는 기존의 조선설계 방법과는 반대로 상부구조의 건축디자인 작업이 먼저 착수되는 Top-Down 방식의 접근방법을 채택하였다.

• 한국지반공학회논문집
• /
• 제22권4호
• /
• pp.11-19
• /
• 2006

1990년대 이후로 양방향 재하시험(Bi-directional pile load test)은 기존 재하시험 방법에 대한 장점으로 인해 최근 여러 나라에서 그 사용이 증가하고 있다. 그러나 양방향재하시험은 두부재하시험과 상이한 재하기구를 따르므로 실제 구조물의 거동, 특히 말뚝 두부에서의 하중-변위 거동에 있어 실제와 다른 결과를 줄 우려가 있다. 따라서 본 논문에서는 동일한 형상과 지반조건을 갖는 두 본의 말뚝에 대해 한 본은 두부재하 방식으로, 한 본은 선단부 양방향 재하방식으로 정재하시험을 수행하였으며, 이 때 말뚝 깊이별로 변형률계를 부착하여 말뚝의 하중-전이 기구를 분석하였다. 변형률계 분석으로 구한 말뚝의 깊이별 하중 전이 함수의 모양은 시험방법에 따른 큰 차이를 보이지 않았으나, 양방향 재하시험을 이용하여 기존의 방법으로 추정한 말뚝두부 변위는 두부재하시험으로 구한 변위에 비해 사용하중하에서 1/2 미만인 것으로 나타났다. 양방향 재하시험 결과를 이용하여 보다 정확한 하중-변위곡선을 예측하기 위해 말뚝의 탄성압축량을 고려하는 간단한 방법을 제안하였다. 또한 양방향 재하시험시 변형률계 계측자료를 이용하여 두부재하시험 곡선과 거의 동일한 하중-변위 곡선을 예측할 수 있었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
• /
• pp.1540-1542
• /
• 1987

This paper describes a special-purpose schematic editor program which is appropriate for Top-Down methodology of hierarchical logic design. The data structure which has capability to be shared with multi-level logic simulator is developed. For the purpose of efficient search, a new indexing method is designed. That is exponentially distributed one dimentional bin based on probability of presence of graphic elements.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.321-321
• /
• 2014

GaN는 LED, 태양전지, 그리고 전자소자 등에 쓰이는 물질로, 관련 연구가 활발히 진행되고 있으며, 이와 더불어 top-down방식을 활용한 소자제작 방법 또한 발달되고 있다. 하지만, top-down공정 시 발생 되는 건식 식각에 의한 소자의 손상이 발생되고, 이로 인하여 누설전류가 발생하는 등 여러 가지 문제점이 발생하고 있다. 특히, top-down에서 널리 사용하는 건식식각을 통한 GaN 식각의 경우, nonpolar 면이 아닌, semipolar 면이 드러나게 되며, 이 면은 건식 식각시 발생하는 손상을 포함하고 있다. 본 연구에서는 이러한 문제를 해결하기 위해서, 약 $2{\mu}m$ 크기의 diameter를 갖는 micro-sized column LED를 제작하고, 건식 식각 이후, KOH surface treatment를 통해 손상된 면을 제거함과 동시에 nonpolar면을 드러내는 실험을 실시하였으며, 더불어 column의 diameter를 줄이는 방법을 논하고자 한다.

• 대한기계학회논문집
• /
• 제19권7호
• /
• pp.1604-1618
• /
• 1995

In the process of mechanical assembly design, assembly modeling systems have been used mainly for the design verification before manufacturing by enabling to check the interference and/ or the dynamic and kinematic performance. However, the conventional assembly modeling systems have a shortcoming that they can not be used in the initial design stage but can be used only after the design is fully completed. In other words conventional assembly modeling systems provide bottom-up modeling which means that the detailed modeling of components must precede the definition of relationships between them. To resolve this problem, an assembly modeling system is proposed to provide a top-down modeling environment in which components and assembly can be modeled simultaneously. To this end, an assembly data structure suitable for top-down assembly modeling has been established. Feature positioning Module(FPM) using geometric constraints has been also developed. The Sekective Solving Method proposed for FPM is based on the priority between the constraint equations and enables the designer's intent expressed by geometric constraints to be maintained throughout the whole modeling process. Finally, the feature based modeling technique using two-level features has been developed. Two-level features include an abstract model and a detailed model in a merged form in non-manifold data frame.

• 한국정밀공학회지
• /
• 제30권1호
• /
• pp.128-133
• /
• 2013

Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors.

• 한국지반공학회논문집
• /
• 제37권3호
• /
• pp.43-50
• /
• 2021

우리나라는 산지가 많은 지형적인 특성으로 도로와 도시 개발에 따라 산지를 굴착하고 옹벽을 설치하는 공사가 매년 증가하고 있다. 특히 Panel식 옹벽은 안정성이 높기 때문에 사용빈도가 높으며, 일반적으로 Bottom-up방식을 사용하고 있다. 하지만 옹벽을 설치하기 위해 1:0.3정도의 기울기로 굴착 후 옹벽을 시공하는 방식인데 이러한 방식은 경사굴착으로 인해 추가 토공처리가 필요하며, 되메움과 다짐불량에 의한 안정성 저하 등의 문제점을 지니고 있다. Top-down방식의 경우 이러한 문제점을 보완할 수 있다. 하지만 Panel을 사면에 부착시키기 위해 사용되는 모르타르로 인해 옹벽과 사면 사이에 불투수층이 생긴다. 따라서 본 연구에서는 가상의 사면에 불투수층을 고려하여 배수시스템들의 역할이 우기시 사면의 안정성에 미치는 영향에 대하여 비교 분석하였다.

• 대한전자공학회논문지SD
• /
• 제44권4호
• /
• pp.103-109
• /
• 2007

본 논문은 최근에 많이 연구되고 있는 PLL 기반의 fractional-N 주파수 합성기에 관하여 SIMULINK 및 Verilog-a를 사용하여 모델링하는 방법론에 대하여 설명한다. 전통적으로 PLL 설계에 적용되는 바텀-업(bottom-up) 방식의 트랜지스터 레벨설계와 함께 탑-다운(top-down) 방식의 설계를 병행하여 적용함으로써 트랜지스터 레벨의 회로설계에 걸리는 시간을 크게 절약하고 SoC의 IP로서 아날로그 부분과 디지털부분이 같이 검증될 수 있는 방안을 고려하고자 한다. 이를 위하여 시스템의 동작여부를 빠르게 파악하고 top level에서의 검증이 용이한 SIMULINK 모델링과 트랜지스터 레벨과의 호환을 통해 블록 단위의 검증이 가능한 Verilog-a 모델링의 비교를 수행함으로서 효과적인 설계 방법을 제시한다.

• 대한전자공학회논문지
• /
• 제20권6호
• /
• pp.29-32
• /
• 1983

본 논문은 작년도 국책 과제의 하나인 "16 bit 따이크로컴퓨터 개발"에서 개발친 16bit 마이 크로컴퓨터를 위한 주기억 시스템 개발에 관하여 기술한다. 이 주기억 시스템은 ECC 기능을 갖고 있으au IEEE-796 bus를 이용했다. 설계과정에서는 top-down 방식을 따랐으며 시험과정에 bottom-up 방식을 따랐다. 이렇게 해서 개발된 기억 보오드는 미국에서 시판되고 있는 것보다도 좋은 성능을 발휘했으며 가격도 저렴하다.