• 한국통신학회논문지
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• 제38A권7호
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• pp.545-551
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• 2013

MQASK 수신기에서 수신 심볼의 타이밍 동기에 사용되는 타이밍 복원 루프 Timing Error Detector(TED) 와 입력신호의 표본화율을 제어하는 VCO또는 NCO 및 루프 필터로 구성된다. 여기서 수신신호의 심볼율과 수신기의 표본화율의 시간 축에서의 위상차를 검출하는 TED는 심볼율과 표본화율의 주파수차가 클 경우 정상동작을 하지 못하는 단점이 있다. 본 논문에서는 PLL의 주파수 검출기와 같은 역할을 타이밍 복원 루프에서 수행하여 타이밍 복원 입력 신호의 주파수 차가 매우 큰 경우에도 타이밍 복원을 가능하게 할 수 있는 심볼율 변별기(Symbol Rate Discriminator SRD) 와 이를 사용한 타이밍 복원루프 구조를 제안 하였으며 이를 통해 심볼율이 가변되는 신호에 대한 타이밍 동기 획득이 가능함을 모의실험을 통해 입증하였다.

• 한국통신학회논문지
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• 제32권9C호
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• pp.905-912
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• 2007

본 논문에서는 OFDM 기반 무선 LAN 시스템에서 긴 훈련심볼을 이용하는, 시간동기 오차의 영향이 고려된 IQ imbalance 추정 및 보상 기법을 제안한다. 기존의 긴 훈련심볼을 이용한 IQ imbalance 보상 기법은 시간동기 오차에 민감한 구조를 갖기 때문에 시간동기 오차가 필연적인 실제 시스템에서는 심각한 성능 저하를 보인다. 본 논문에서는 시간동기 오차로 인해 발생하는 위상회전을 상쇄시킬 수 있는 새로운 criterion을 정의하고, 이에 따른 IQ imbalance 추정 및 보상 기법을 제안한다. 제안된 기법은 시간동기 오차가 존재할 경우에도 IQ imbalance 의 영향을 이상적인 경우 대비 최대 0.2dB 이하로 보상할 수 있으며, IEEE 802.11a 시스템의 54Mbps 전송모드에 적용하였을 경우 기존 기법에 비해 약 4.3dB의 성능 이득을 보인다. 제안된 기법을 이용한 IQ imbalance 추정 및 보상단은 Verilog HDL을 이용하여 하드웨어 설계 및 검증 되었으며, 0.18um CMOS 공정을 이용하여 합성한 결과, 약 75K gates 와 6K bits의 메모리로 구현되었다.

• 대한기계학회논문집 C: 기술과 교육
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• 제3권2호
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• pp.89-96
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• 2015

Based on multi-body dynamic software RecurDyn, this paper proposes a modified form of timing silent chain system combing with the existing problem that vibration and chain tension is too large, which is applied for complicated conditions in a V-type engine, such as high speed, variable loads. The analysis of chain drive meshing characteristics is completed. Using the multi-body dynamic soft-ware RecurDyn, the dynamics characteristics of the improved system is studied, including chain tension, transmission error, chain fluctuations, equivalent spring force in different operating conditions. The study results show that chain tension, transmission error, chain fluctuation and equivalent spring force are within the scope of permission, all of them can meet the design requirement. There-fore, the design of this system is reasonable and practicable. The research results will provide a basis for assessing timing silent chain system in a V-type engine and a theoretical reference for designing and optimizing the timing silent chain system.

• 대한전자공학회논문지
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• 제20권4호
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• pp.55-60
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• 1983

입력신호와 비교신호와의 시간오차를 다치 양자화하는 시간 오차 검출기(TED)를 고찰하여 새로운 형태의 디지탈 위상고정회로(DPLL)를 제안하고 성능을 해석하였다. 본 논문에서 고안된 TED는 선형적인 특성을 갖게 되므로 DPLL의 동작은 선형 차분 방정식으로 해석된다. 잡음이 없는 경우에, 유도된 시스템 방정식을 해석하여 제안된 DPLL 입력신호의 초기 시간차이에 관계없이 입력신호의 위상과 주파수를 추적할 수 있는 조건 및 그에 따른 주파수 추적 범위를 구했으며 타이밍 에러 플레인(timing error plane) 방법 및 컴퓨터 시뮬레이션을 통해 앞에서 해석된 결과들이 잘 일치함을 보였다.

• 방송공학회논문지
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• 제16권1호
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• pp.85-95
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• 2011

본 논문에서는 VSB 수신기를 위한 반송파 위상 오차에 독립적인 심벌 타이밍 옵셋 추정 알고리즘을 제안한다. 심벌 타이밍 옵셋 추정에 대표적인 알고리즘인 가드너 방법은 반송파 위상 옵셋이 포함된 VSB 수신기에서는 타이밍 옵셋을 추정할 수 없다. 본 논문에 서는 수신신호의 공액 곱 연산을 통하여 신호의 스펙트럼을 확장하고 반송파 위상 옵셋을 상쇄 하였고, 그 후 가드너 알고리즘을 통하여 인접 스펙트럼 간의 중복부분을 발생시켜, 타이밍 옵셋을 추정하는 방식을 연구하였다. 시뮬레이션 결과, 제안하는 알고리즘은 VSB 수신기에서 반송파 위상 오차에 영향을 받지 않고, 정확하게 타이밍 옵셋을 추정할 수 있는 것으로 나타났다.

• 한국군사과학기술학회지
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• 제13권3호
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• pp.453-460
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• 2010

For high quality image acquisition, compensating air-vehicle motion is essential for airborne SAR system. This paper describes a timing control based motion compensation method for airborne SAR system. Efficient timing control is critical for SAR system since it maintains many timing signals and timing setting for the signals should be updated frequently. This paper proposes Timing Cluster method as an efficient means for timing control of SAR system. Moreover, this paper suggests a simple and efficient method to compensate air-vehicle motion based on the Timing Cluster method. Timing Cluster method enables SAR system to control the timing in a timing noncritical way just maintaining little amount of information.

• ETRI Journal
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• 제29권5호
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• pp.596-606
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• 2007

It is well known that an OFDM receiver is vulnerable to synchronization errors. Despite fine estimations used in the initial acquisition, there are still residual synchronization errors. Though these errors are very small, they severely degrade the bit error rate (BER) performance. In this paper, we propose a residual error elimination scheme for the digital OFDM baseband receiver aiming to improve the overall BER performance. Three improvements on existing schemes are made: a pilot-aided recursive algorithm for joint estimation of the residual carrier frequency and sampling time offsets; a delay-based timing error correction technique, which smoothly adjusts the incoming data stream without resampling disturbance; and a decision-directed channel gain update algorithm based on recursive least-squares criterion, which offers faster convergence and smaller error than the least-mean-squares algorithms. Simulation results show that the proposed scheme works well in the multipath channel, and its performance is close to that of an OFDM system with perfect synchronization parameters.

• Journal of information and communication convergence engineering
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• 제19권1호
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• pp.22-28
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• 2021

Convolutional neural networks (CNNs) are one of the most frequently used artificial intelligence techniques. Among CNN-based applications, small and timing-sensitive applications have emerged, which must be reliable to prevent severe accidents. However, as the small and timing-sensitive systems do not have sufficient system resources, they do not possess proper error protection schemes. In this paper, we propose MATE, which is a low-cost CNN weight error correction technique. Based on the observation that all mantissa bits are not closely related to the accuracy, MATE replaces some mantissa bits in the weight with error correction codes. Therefore, MATE can provide high data protection without requiring additional memory space or modifying the memory architecture. The experimental results demonstrate that MATE retains nearly the same accuracy as the ideal error-free case on erroneous DRAM and has approximately 60% accuracy, even with extremely high bit error rates.

• 대한전자공학회논문지
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• 제21권4호
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• pp.37-42
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• 1984

전송속도가 9600bps인 고속 data modem에서 효과적인 symbol timing 회로의 구성방식이 제시되었다. Symbol timing 회로에 소요되는 계산량을 줄이기 위한 방식 및 그것이 수신기의 mean square error(MSE)에 미치는 영향이 제시되었고 timing wave의 통계적 특성에 대한 이론적인 전개가 행하여졌다. Digital Phase-looted loop(DPLL)에 의해서 timing wave의 side tone 성분을 억제할 수 있음을 보였고 computer simulation에 의해서 송신기의 symbol 주파수를 변화시켰을 경우 1차 DPLL과 2차 DPLL의 동작이 비교되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.601-604
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• 2002

In this paper, the timing do-skew modeling for a high speed logic tester channels is developed. The time delay of each channel in a logic tester are different from other channels and it can produce timing error in a test. To get the best timing accuracy in the test with a logic tester, the timing skew must be compensated. The timing skew of channels is due to the difference of time delay of pin-electronics devices composing channels and length of metal line placed on PCB. The expected timing difference of channels can be calculated according to the specifications of pin electronics devices and strip line modeling of PCB. With the calculated delay time, the timing skew compensation circuit has been designed. With the timing skew compensation circuit, the timing calibration of a logic tester can be peformed easily and automatically without other time measuring instruments. The calibration method can then be directly applied to logic testers in mass production lines.