• 제목/요약/키워드: Time Synchronous

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풍력발전시스템이 연계된 계통의 과도상태해석 (Transient State Analysis of Network Connected to Wind Generation System)

  • 김세호
    • 한국태양에너지학회 논문집
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    • 제23권3호
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    • pp.29-35
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    • 2003
  • Generator for wind power can be either synchronous or asynchronous (induction) types. Induction and synchronous generators behave in a different way when subjected to severe faults. Induction generators does not have an angle stability limit and short circuit in the neighborhood of an Induction generator causes the demagnetization of the machine when the fault is cleared, the voltage raises slowly, while the grid contributes with reactive power to the generator and the magnetic flux recovers. On the other hand in the synchronous generators the recovery of the voltage is immediate, since the excitation of the rotor angle comes from an independent circuit. This paper shows the result of the transient state analysis in the network connected to wind generation system Several case studies have been conducted to determine the effect of the clearing time of a fault on the network stability. It has been found that the critical clearing time can be as low as 61ms in the case of induction generator compared to 370ms in the case of synchronous generator.

분산 컴퓨팅 환경에서 실시간 메시지 통신을 위한 TTP/C 프로토콜 (A Protocol of TTP/C(timed token protocol with concession) for Real-Time Messages in Distributed Computing Environment)

  • 오성흔;최중섭;양승민
    • 한국정보과학회논문지:시스템및이론
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    • 제27권5호
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    • pp.518-528
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    • 2000
  • 분산 실시간 시스템에서의 노드간 주고 받는 메시지는 크게 동기적 메시지와 바동기적 메시지로 나눌 수 있다. 동기적 메시지는 샘플링된 음성이나 화상 데이타와 같이 주기적으로 발생되는 메시지로 전달시간 제약을 가지므로 종단간 마감시간을 보장해 주어야 한다. 비동기적 메시지는 비주기적인 메시지로 일정하지 않게 발생하며 일반적으로 전달 시간 제약사항이 엄격하지 않다. 본 논문에서는 분산 환경에서 동적으로 발생하는 동기적 메시지에 대해 높은 마감시간 보장성을 제공 하는 실시간 프로토콜 TTP/C(timed token protocol with concession)을 제안한다. TTP/C는 비동기적 메시지나 긴급하지 않은 동기적 메시지의 전송 대역폭을 양보함으로써 긴급한 동기적 메시지의 마감시간 을 보장한다. 또한 TTP/C는 노드에서 전송되는 동기적 메시지의 발생시간이 주기와 다르게 일정치 않더 라도 높은 보장성을 갖는다. 모의 실험을 통하여 TTP/C가 기존의 TTP에 비해 동기적 메시지의 마감시간 보장성에 대해 높은 성능 향상을 가져옴을 보인다.

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동기 병렬연산을 위한 응용수준의 결함 내성 연산시스템 (An Application-Level Fault Tolerant System For Synchronous Parallel Computation)

  • 박필성
    • 인터넷정보학회논문지
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    • 제9권5호
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    • pp.185-193
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    • 2008
  • 대규모 병렬 시스템의 MTBF(moon time between failures)는 아주 짧아 겨우 수 시간 단위에 불과하여 장시간의 연산 도중 연산 실패로 끝나 소중한 계산 시간이 낭비되는 경우가 많다. 그러나 현재의 MPI(Message Passing Interface) 표준은 이에 대한 대안을 제시하지 않고 있다. 본 논문에서는, 비표준의 결함 내성 MPI 라이브러리가 아닌 MPI 표준 함수들만을 사용하여, 일반적인 동기 병렬 연산에 적용할 수 있는 응용 수준의 결함 내성 연산 시스템을 제안한다.

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Digital Speed Regulator System Design for a Permanent Magnet Synchronous Motor

  • Choi, Han-Ho;Jung, Jin-Woo;Kim, Tae-Heoung
    • Journal of Electrical Engineering and Technology
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    • 제7권6호
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    • pp.911-917
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    • 2012
  • In this paper, a digital speed regulator system design method is developed for a permanent magnet synchronous motor (PMSM). Firstly, an accurate approximate discrete-time model is proposed for a PMSM considering its inherent nonlinearities. Based on the discrete-time model, a digital acceleration observer as well as a digital speed regulator is designed. The exponential stability of the augmented control system is analyzed. The proposed digital speed regulator system is implemented by using a TMS320F28335 floating point DSP. Simulation and experimental results are given to verify the effectiveness of the proposed method.

Improved Nonlinear Speed Control of PM Synchronous Motor Using Time Delay Control

  • Baik, In-Cheol
    • Journal of Power Electronics
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    • 제3권3호
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    • pp.197-204
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    • 2003
  • An improved nonlinear speed control of a permanent magnet synchronous motor (PMSM) is presented A quasi-linearized and decoupled model including the influence of parameter variations and speed measurement error on the nonlinear speed control of a PMSM is derived Using this model, to overcome the drawbacks of conventional nonlinear control scheme, the improved nonlinear control scheme which employs time delay control (TDC) scheme is proposed. To show the validity of the proposed control scheme, simulation studies are carried out and compared with the conventional control scheme.

위암 환자에 발생한 동시성과 이시성암의 임상병리학적 특성 (The Clinicopathologic Features of Synchronous and Metachronous Cancer in Patients with Gastric Cancer)

  • 유영선;최은서;김성수;민영돈
    • Journal of Gastric Cancer
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    • 제9권4호
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    • pp.256-261
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    • 2009
  • 목적: 진단 기술의 발전과 함께 위암 환자에서 동시성과 이시성암이 발견되는 빈도가 증가하고 있다. 본 연구에서는 위암에서 발견된 동시성과 이시성암의 임상병리학적 특성과 임상적 의의에 대하여 알아보고자 하였다. 대상 및 방법: 1998년 1월부터 2008년 3월까지 조선대학교병원에서 위암으로 진단된 환자들의 의무기록을 후향적으로 분석하였다. 결과: 1,048명 위암 환자 중 38명(3.6%)에서 동시성과 이시성암이 있었다. 38명 중 16명(42.1%)은 동시성암이었고 22명(57.9%)은 이시성암이었다. 위암과 이차성 원발암 간의 평균 시간간격은 $27.08{\pm}31.25$개월이었다. 가장 흔한 중복암은 폐암(8/38, 21.1%)과 대장암(8/38, 21.1%)이었다. 27명의 환자가 위암에 대하여 수술적 치료를 하였으며 이 중 5명(18.5%)은 동시성암, 22명(81.5%)은 이시성암이었다. 평균 생존 기간은 49.8개월이었으며 동시성암의 경우는 24.6개월 이시성암의 경우는 68.1개월이었고 이들의 3년 생존율은 동시성암, 이시성암 각각 33.3%, 81.1%였다. 결론: 위암에서의 이차성 원발암 진단에 대한 진단에 있어 충분한 수술 전 검사를 통한 동시성암의 발견과 지속적인 추적검사를 통한 이시성암의 발견을 위해 주의를 기울여야 한다.

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Parameter Identification of a Synchronous Reluctance Motor by using a Synchronous PI Current Regulator at a Standstill

  • Hwang, Seon-Hwan;Kim, Jang-Mok;Khang, Huynh Van;Ahn, Jin-Woo
    • Journal of Power Electronics
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    • 제10권5호
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    • pp.491-497
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    • 2010
  • This paper proposes an estimation algorithm for the electrical parameters of synchronous reluctance motors (SynRMs) by using a synchronous PI current regulator at standstill. In reality, the electrical parameters are only measured or estimated in limited conditions without fully considering the effects of the switching devices, connecting wires, and magnetic saturation. As a result, the acquired electrical parameters are different from the real parameters of the motor drive system. In this paper, the effects of switching devices, connecting wires, and the magnetic saturation are considered by simultaneously using the short pulse and closed loop equations of resistance and synchronous inductances. Therefore, the proposed algorithm can be easily and safely implemented with a reduced measuring time. In addition, it does not need any external or additional measurement equipment, information on the motor's dimensions, and material characteristics as in the case of FEM. Several experimental results verify the effectiveness of the proposed algorithm.

MOST 네트워크의 동기영역 채널 할당 모듈 설계 및 구현 (Design and Implementation of Channel Allocation Module of Synchronous Area in MOST Network)

  • 장시웅;곽길봉;유윤식
    • 한국정보통신학회논문지
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    • 제14권6호
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    • pp.1397-1402
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    • 2010
  • MOST는 동기식 데이터, 비동기식 데이터, 제어 데이터를 동시에 전송할 수 있는 차량용 멀티미디어 네트워크이며, 동영상이나 오디오를 버퍼링없이 전송할 수 있는 고 대역폭의 동기식 데이터 영역을 제공한다. 이러한 동기식영역을 통해 실시간 데이터를 전송하기 위해서는 소스 노드와 싱크 노드와의 커넥션 및 해당하는 채널의 할당이 요구된다. 본 논문에서는 이러한 동기식 데이터 영역을 사용하기 위한 채널 할당 모듈을 설계 및 구현한 후 실제 MOST 네트워크를 구축하여 노드 간 동기식 데이터 전송을 위한 절차와 채널 할당 방안을 제시하였다.

Using Central Manifold Theorem in the Analysis of Master-Slave Synchronization Networks

  • Castilho, Jose-Roberto;Carlos Nehemy;Alves, Luiz-Henrique
    • Journal of Communications and Networks
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    • 제6권3호
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    • pp.197-202
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    • 2004
  • This work presents a stability analysis of the synchronous state for one-way master-slave time distribution networks with single star topology. Using bifurcation theory, the dynamical behavior of second-order phase-locked loops employed to extract the synchronous state in each node is analyzed in function of the constitutive parameters. Two usual inputs, the step and the ramp phase perturbations, are supposed to appear in the master node and, in each case, the existence and the stability of the synchronous state are studied. For parameter combinations resulting in non-hyperbolic synchronous states the linear approximation does not provide any information, even about the local behavior of the system. In this case, the center manifold theorem permits the construction of an equivalent vector field representing the asymptotic behavior of the original system in a local neighborhood of these points. Thus, the local stability can be determined.

Synchronous CMOS SRAM Compiler 의 구현 (Implementation of Synchronous CMOS SRAM Compiler)

  • 강세현;박인철
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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    • pp.381-384
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    • 2001
  • This paper describes the features and development of a RAM compiler that can generate low power, high speed, synchronous CMOS SRAM. The compiled SRAM can be configurable from 64bytes to 16Kbytes in one bank and has 2ns access time typically. Basic cells are developed using 2-poly, 4-metal 0.35um CMOS technology. This SRAM compiler is developed using SKIL $L^{TM}$ language and generates layout and schematic in Cadence environment.

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