When codebooks designed by a clustering algorithm using training sets, a time-averaged distortion, which is called the inside-training-set- distortion (ITSD), is usually calculated in each iteration of the algorithm, since the input probability function is unknown in general. The algorithm stops if the ITSD no more significantly decreases. Then, in order to test the trained codebook, the outside-training-set-distortion (OTSD) is to be calculated by a time-averaged approximation using the test set. Hence codebooks that yield small values of the OTSD are regarded as good codebooks. In other words, the calculation of the OTSD is a criterion to testing a trained codebook. But, such an argument is not always true if some conditions are not satisfied. Moreover, in order to obtain an approximation of the OTSD using the test set, it is known that a large test set is requared in general. But, large test set causes heavy calculation com0plexity. In this paper, from the analyses in [16], it has been revealed that the enough size of the test set is only the same as that of the codebook when codebook size is large. Then a simple method to testing trained codebooks is addressed. Experimental results on synthetic data and real images supporting the analysis are also provided and discussed.
Test scenarios can be derived based on some system models for requirements validation purposes. Model-based test suite reduction aims to provide a smaller set of test scenarios which can preserve the original test coverage with respect to some testing criteria. We are proposing to apply Formal Concept Analysis (FCA) in analyzing the association between a set of test scenarios and a set of transitions specified in a state machine model. By utilizing the properties of concept lattice, we are able to determine incrementally a minimal set of test scenarios with adequate test coverage.
High Integration ratio of CMOS circuits incredily increases the test cost during the design and fabrication processes because of the FET fault(Stuck-on faults and Stuck-off faults) which are due to the operational characteristics of CMOS circuits. This paper proposes a test generation algorithm for an arbitrarily large CMOS circuit, which can unify the test steps during the design and fabrication procedure and be applied to both static and dynaic circuits. This algorithm uses the logic equations set for the subroutines resulted from arbitrarily dividing the full circuit hierarchically or horizontally. Also it involves a driving procedure from output stage to input stage, in which to drive a test set corresponding to a subcircuit, only the subcircuits connected to that to be driven are used as the driving resource. With this algorithm the test cost for the large circuit such as VLSI can be reduced very much.
The widespread diffusion of Internet has enables every college and education institute to develope cyber education systems to meet the multiple needs of students, but it is not true that the effectiveness of cyber education is fruitful in terms of evaluation systems. Most of the early developed web-based evaluation systems for cyber education require that all the students should solve uniformed test set which are included in the predetermined static HTML pages. Therefore, it is impossible to dynamically provide a test set with consistency and reliability. This paper purpose to describe the employment of simulated annealing in cyber testbank system for test set generation that satisfy all constraints. The constraints include number of items for each skill, method, domain, topic, and so on. This research developed two phase heuristic combining sequential test set generation algorithm with simulated annealing. As a result of computer simulations, it was found that the two phase heuristic outperforms the other algorithms.
최근 소프트웨어 가 점 점 복잡해 짐 에 따라 다양한 상황에 대한 테스트의 중요도도 함께 증가하지만, 다양한 상황을 모두 고려하여 테스트하는 것은 많은 시간과 비용을 요구한다. 본 논문에서는 이러한 복잡한 시스템의 테스트를 위해 Orthogonal Array와 Equivalence Class 기법을 이용하여 test suite의 중복성을 낮추는 효율적인 test set을 생성하는 기법을 제안한다. 이렇게 제안된 기법을 OMA DRM(Digital Rights Management) System에 적용한 사례를 통해 기법의 우수성을 보인다.
Communications for Statistical Applications and Methods
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제13권2호
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pp.419-428
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2006
The method of Reverse Ranked Ordering-Set Sampling(RROSS) as an opposed Ranked Ordering-Set Sampling(ROSS) and Ranked-Set Sampling(RSS) is discussed. We propose the test statistic using sign test on RROSS. This method is effective when observations are expensive and measurement is perhaps destructive or invasive. This method obtains more informations than ROSS and RSS. The asymptotic relative efficiencies of RROSS with respect to ROSS and RSS are always greater than 1 for all sample sizes. We consider a simple model to describe the effect of imperfect judgment errors.
Communications for Statistical Applications and Methods
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제7권2호
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pp.563-573
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2000
In this thesis, we propose the test statistic for ordered alternatives on c-sample ranked set samples(RSS). The proposed test statistic JRSS is Jonckheere type statistic using the median of the i-th samples in each cycle. We obtained the asymptotic property of the proposed test statistic and the asymptotic relative efficiencies of the proposed test statistic with respect to J SRS which Jonckheere type statistic on simple random samples(SRS). From the simulation works, J RSS is superior to J SRS. We compared the empirical powers of J RSS with respect to U RSS on ranked set sample and U SRS on simple random sample using all samples, which are proposed by Kim, Kim and Lee(1999). The powers of J RSS are nearly the same values when entire sample size is large. J RSS is superior to U RSS. J RSS is simpler than U RSSon calculating process.
본 논문에서는 분기가 있는 일반조합논리회로의 다중결함을 검출할 수 있는 테스트집합을 구하는 절차를 유도하였다. 일반논리회로를 우선 내부분기점을 전후하여 이를 분기가 없는 부분회로로 분리하고 각 부분회로에 대한 최소테스트집합을 구한다. 다음에 각 부분테스트를 최대한으로 병립시켜 합성테스트를 구하여 종합적인 일차입력벡터를 정한다. 이러날 수 있는 모든 결함을 빠짐없이 피복할 수 있는 최소테스트집합을 구해가는 과정에 대해서는 각 를 들어 상세히 설명하였다. In this paper, a procedure for deriving of multiple fault detection test sets is presented for fan-out reconvergent combinational logic networks. A fan-out network is decomposed into a set of fan-out free subnetworks by breaking the internal fan-out points, and the minimal detecting test sets for each subnetwork are found separately. And then, the compatible tests amonng each test set are combined maximally into composite tests to generate primary input binary vectors. The technique for generating minimal test experiments which cover all the possible faults is illustrated in detail by examples.
Ranked-set sampling is useful when measurements are destructive or costly to obtain but ranking of the observations is rel-atively easy. The Wilcoxon signed rank test statistic based on the ranked-set sample is considered. We compared the asymptotic relative efficiencies of the RSS Wilcoxon signed rank test statistics with respect to the SRS Wilcoxon signed rank test statistic and the RSS sign test statistic. Throughout the ARE's the proposed test statistic is superior to the SRS Wilcoxxon signed rank test statistic and the RSS sign test statistic.
Butt-joints of A6061-T6 and AZ31 plates were successfully manufactured by using a friction stir welding method. Off-set free joints and off-set joints were fabricated to investigate the effect of the tool plunge position on the mechanical properties of the joints. Hardness test, tensile test and charpy impact test was performed to evaluate the mechanical properties of the joints. Off-set condition resulted in increase of mechanical properties of the joints. The variation of the hardness distribution in the SZ was also stabilized in the off-set condition. Tensile strength of the off-set joint was about 85% against to that of the AZ31 base metal. Impact absorption energy by Charpy-Impact-Test of the off-set joint also increased by almost 2 times against to that of the AZ31 base metal.
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[게시일 2004년 10월 1일]
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