• 한국통신학회논문지
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• 제29권2A호
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• pp.202-213
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• 2004

본 논문에서는 다중 안테나 OFDM 기반의 최대 200Mbps급 차세대 무선 LAN 시스템의 프리엠블 구조와 이를 이용한 동기/채널 추정 기법을 제안한다. 제안된 프리엠블 구조를 사용할 경우 IEEE 802.11a 시스템과의 하위 호환성을 유지할 수 있을 뿐 아니라 동기 측면에서는 안테나 다이버시티(diversity) 이득으로 인해 단일 안테나 OFDM 시스템에 비해 우수한 성능을 얻을 수 있다. 또한 채널 추정 측면에서는 프리엠블의 오버헤드가 적고, 기존의 채널 추정 기법들을 적용할 경우 발생하는 시간 동기 오차에 의한 성능 저하를 주파수 영역에서의 위상 보정을 통해 최소화할 수 있다. 제안된 프리엠블 구조를 이용한 동기 및 채널 추정단은 Verilog HDL을 이용하여 하드웨어로 설계 및 검증되었으며, 그 결과 4개의 전송 안테나와 4개의 수신 안테나를 갖는 경우 동기단은 약 150K gates, 채널 추정단은 약 12K gates가 소요되었다.

• 융합신호처리학회논문지
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• 제11권2호
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• pp.125-131
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• 2010

본 논문은 JPEG2000 Encoder를 위한 EBCOT Tier-1의 하드웨어 구현에 관한 것이다. 2000년대 초반, JPEG의 단점을 극복하기 위해 차세대 정지영상 압축 표준으로 등장한 것이 JPEG2000이다. JPEG2000 표준은 DWT(Discrete Wavelet Transform)과 EBCOT Entropy coding 기술을 기반으로 하고 있다. 이 중 EBCOT(Embedded block coding with optimized truncation)은 JPEG2000 표준에서 실제 압축을 수행하는 가장 중요한 기술 중 하나이다. 하지만 EBCOT는 Bit-level 처리를 하기 때문에 JPEG2000 압축 과정 중 절반 정도의 연산 시간을 차지하는 단점을 가지고 있다. 그래서 이에 본 논문은 EBCOT 연산의 효율성을 높이기 위해 수정된 Context 추출 방법과 산술 부호화기 MQ- Coder를 하드웨어 구현하였다. 제안된 시스템은 Verilog-HDL로 구현되었으며 TSMC 0.25um ASIC 라이브러리로 합성한 결과, 게이트 카운트는 30,511개로 구현되었으며, 50MHz의 동작 조건을 만족한다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.148-156
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• 2001

본 논문에서는 RISC 마이크로프로세서에 DSP프로세서를 추가하여 멀티미디어 기능이 강화된 응용에 알맞은 마이크로프로세서(YS-RDSP)를 제안한다. YS-RDSP는 최대 4개의 명령어를 동시에 병렬로 처리할 수 있다. 프로그램의 크기를 줄이기 위해 YS-RDSP는 16비트와 32비트의 두 가지 명령어 길이를 지원한다. YS-RDSP는 칩 하나로 RISC마이크로프로세서의 programmability 및 제어능력에 DSP의 처리능력을 제공하기 위하여 8-KByte ROM과 8-KByte RAM을 내장하고 있다. 칩 내에 있는 주변장치중 하나인 시스템 컨트롤러는 저전압 동작을 위한 3가지의 전압강하모드를 지원하며 SLEEP명령어는 CPU코어와 주변장치의 동작상태를 변환시킨다. YS-RDSP프로세서는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 0.6um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 자동화 P&R에 의해 10.7mm8.4mm코어 면적을 갖도록 레이아웃 되었다.

• 대한전자공학회논문지TC
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• 제48권6호
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• pp.28-33
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• 2011

최근 무선통신 기술의 발전과 함께 주파수 자원의 부족현상이 심화 되고 있다. 따라서 주파수 자원을 효율적으로 사용하기 위한 방안의 하나로 CR(Cognitive Radio) 시스템에 대한 연구가 활발히 진행되고 있다. CR 시스템에서는 incumbent user에게 할당된 주파수영역이 사용되지 않을 경우 이를 secondary user에게 할당하여 주파수 사용의 효율을 높인다. CR 시스템에 NC-OFDM 방식을 이용할 경우 incumbent user가 사용하는 주파수 대역에 해당하는 FFT의 입력은 '0'으로 할당된다. 본 논문에서는 CR 시스템에서 사용하는 FFT에 '0'의 입력이 많은 특성을 이용하여 효율적인 Zero flag 생성회로 설계기법, 이를 이용한 메모리 access 감소기법, 덧셈 및 곱셈 연산 횟수의 감소기법을 제안한다. Cognitive Radio 시스템에 적용하기 위해 Radix-$2^4$ SDF(Single-Path Delay Feedback) 구조의 2048포인트 FFT를 Verilog HDL을 이용하여 설계하였으며 제안된 방법으로 FFT를 구현할 때 기존의 방법에 비해 메모리, 덧셈기 및 곱셈기의 전력소모가 크게 감소하며 입력 중 '0' 신호의 비율이 증가함에 따라 전력소비 감소효율이 더욱 증가함을 보인다.

• 전기전자학회논문지
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• 제24권1호
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• pp.200-207
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• 2020

본 논문에서는 보안 감시용 레이다 시스템을 위한 저복잡도 특징점 추출기를 제안하고, 이의 FPGA 기반 설계 결과를 제시하였다. 특징점 추출기의 메모리 요구량을 최소화하기 위해 레이다 스펙트로그램 전체에 대한 통계처리를 요구하는 프레임 단위의 특징점을 배제하고, 단위 도플러 프로파일에서 추출 가능한 특징점을 적용하였다. 제안된 특징점 추출기는 Verilog-HDL을 이용하여 RTL 설계 후, Xilinx Zynq-7000 FPGA를 활용하여 구현되었으며, 기존 연구대비 58.3%의 slice 및 98.3%의 메모리 요구량을 감소 가능함을 확인하였다. 또한, 제안된 특징점 추출기가 통합된 레이다 기반 보안 감시 시스템을 통해 차, 자전거, 보행자 및 전동 킥보드에 대한 분류 실험이 수행되었고, 성능 분석 결과 93.4%의 정확도 성능을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.257-260
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 한국컴퓨터정보학회논문지
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• 제16권5호
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• pp.1-11
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• 2011

최근 모바일 멀티미디어 기기들의 사용이 증가 하면서 고성능 멀티미디어 프로세서에 대한 필요성이 증가하고 있다. 본 논문에서는 낮은 소비전력으로 고성능 멀티미디어 애플리케이션을 구현할 수 있는 SIMD기반 병렬프로세서를 제안한다. 제안하는 병렬프로세서는 16개의 프로세싱 엘리먼트로 구성되어 있으며, 3단계 파이프라인 구조로 설계되었다. 모의실험 결과, 제안한 SIMD기반 병렬프로세서는 기존의 병렬프로세서보다 프로세싱 엘리먼트 당 상대 연산 처리량에서 높은 성능을 보였으며, 또한 동일한 130nm 테크놀리지와 720 클록주파수에서 상용 고성능 프로세서인 TI C6416보다 1.4~31.4배의 성능 향상 및 5.9~8.1배의 에너지 효율 향상을 보였다. 제안한 병렬프로세서를 하드웨어 설계언어인 verilog HDL을 이용하여 설계하였고, FPGA를 이용해 검증하였다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제19권2호
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• pp.409-416
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• 2024

빠른 고속 데이터 신호 처리 및 논리 연산을 위한 부동 소수점 연산 요구 사항이 확대됨에 따라 부동 소수점 연산 장치의 속도는 시스템 작동에 영향을 미치는 핵심 요소이다. 본 논문에서는 다양한 부동소수점 곱셈기 방식의 성능 특성을 연구하고, 캐리와 합의 형태로 부분 곱을 압축한 다음, 최종 결과를 얻기 위해 캐리 미리 보기 가산기를 사용한다. Intel Quartus II CAD 툴을 이용하여 Verilog HDL로 부동소수점 곱셈기를 기술하고 성능 평가를 하였다. 설계된 부동소수점 곱셈기는 면적, 속도 및 전력 소비에 대해 분석 및 비교하였다. 월러스 트리를 사용한 수정 부스 인코딩 방식의 FMAX는 33.96Mhz로 부스 인코딩보다 2.04배, 수정 부스 인코딩보다 1.62배, 월러스 트리를 사용한 부스 인코딩보다 1.04배 빠르다. 또한, 수정 부스 인코딩에 비해 월러스 트리를 이용한 수정 부스 인코딩 방식의 면적은 24.88% 감소하고, 전력소모도 2.5% 감소하였다.