• BMB Reports
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• 제45권8호
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• pp.482-487
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• 2012

To identify the novel inhibitors of endoplasmic reticulum stress-induced cell death, we performed a high throughput assay with a chemical library containing a total of 3,280 bioactive small molecules. Cyclosporine A and bromocriptine were identified as potent inhibitors of thapsigargiin-induced cell death (cut-off at $4{\sigma}$ standard score). However, U74389G, the potent inhibitor of lipid peroxidation had lower activity in inhibiting cell death. The inhibition effect of cyclosporine A and bromocriptine was specific for only thapsigargin-induced cell death. The mechanism of inhibition by these compounds was identified as modification of the expression of glucose regulated protein-78 (GRP-78/Bip) and inhibition of phosphorylation of p38 mitogen activated protein kinase (MAPK). However, these compounds did not inhibit the same events triggered by tunicamycin, which was in agreement with the cell survival data. We suggest that the induction of protective unfolded protein response by these compounds confers resistance to cell death. In summary, we identified compounds that may provide insights on cell death mechanisms stimulated by ER stress.

• 한국통신학회논문지
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• 제28권12C호
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• pp.1182-1191
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• 2003

본 논문에서는 H.264의 정수 변환 모듈, 양자화 모듈, 역양자화 모듈, 정수 역변환 모듈에 대한 하드웨어 구조를 제안한다. 새로운 동영상 압축기술인 H.264의 전체 구성 중에서 핵심 부분인 동영상 데이터의 영역 변환 및 양자화 기능들을 하드웨어로 설계할 수 있도록 알고리즘을 기술하고, 저전력 설계를 위하여 하드웨어 사이즈를 최소화하도록 구조를 정하였다. 구현된 전체 모듈들은 PCI 인터페이스를 통한 Altera APEX-II FPGA 구성과 삼성 STD130 0.18um CMOS Cell Library를 이용하여 각각 합성하고 검증하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현하였을 경우 최대 동작 주파수가 100MHz이며, QCIF의 사이즈 기준으로 초당 최대 1295 프레임의 계산을 수행할 수 있으며, 이는 하드웨어 기반의 H.264 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• Molecular & Cellular Toxicology
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• 제2권3호
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• pp.170-175
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• 2006

The extensive isolation of genes responsive to stressful conditions from a soft coral Scleronephthya gracillimum was described. Soft coral colonies were exposed to thermal and chemical stressors to induce the expression of stress related genes. Differentially expressed genes by natural or anthropogenic stressors were identified by construction of standard and stress exposed-paired subtractive cDNA library. Thirty-two and thirty-seven kinds of candidate genes were identified from thermal or benzo[a]pyrene stress exposed group, respectively, which are associated with cell cycle, cell signaling, transcription, translation, protein metabolism, and other cellular functions. The expected function of each gene was described. The isolated and identified differentially expressed genes have a great potential to identify environmental stressors in global environmental changes and could act as molecular biomarkers for biological responses against environmental changes. Finally, it may open a new paradigm on soft coral health assessment.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.93-101
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• 2007

작은 면적과 저전력으로의 구현은 다양한 멀티미디어 하드웨어, 특히 모바일 환경에서 매우 중요한 요구사항이다. 본 논문은 작은 면적과 그에 따른 저전력을 목표로 H.264/AVC 인트라 예측기기 하드웨어 구조를 제안한다. 이미지 프레임을 예측하기 위해 하나의 연산기로 모든 모드 결정과 계산들이 순차적으로 수행기고 그들 중 최적의 값을 선택하는 방식이며, 그 결과로 다른 기존의 논문들 보다 더 작은 면적의 결과를 얻을 수 있었다. 제안된 구조는 Altera Excalibur device를 이용하여 검증되었고, 구현된 하드웨어 구조는 Synopsys Design Compiler와 Samsung STD130 0.18um CMOS Standard Cell Library를 이용하여 합성하였다. 합성결과 크기는 11.9k의 하드웨어 로직 게이트와 1078 byte의 내부 SRAM을 사용하고 최대 동작 주파수는 약 107MHz가 되었다. 제안한 구조는 하나의 QCIF($176\times144$ 화소) 영상 프레임을 처리하는데 879,617클록이 소요되며, 이는 QCIF 영상을 초당 121.5프레임으로 처리가 가능하며, 이는 하드웨어 기반의 실시간 H.264/AVC 부호화 시스템에 적합한 구조임을 보여준다.

• 대한전자공학회논문지TC
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• 제39권4호
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• pp.173-179
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• 2002

본 논문은 DFE (Decision Feedback Equalizer)구조와 CMA (Constant Modulus Algorithm), 그리고 LMS (Least Mean Square) 알고리즘을 이용한 등화기에 대하여 기술한다. DFE 구조는 기존의 transversal 구조의 등화기에 비하여 빠른 채널 적응 속도와 낮은 BER (Bit Error Rate) 값을 가지며 ISI(Intersymbol Interference)가 심한 환경에서도 좋은 성능을 나타낸다. 본 등화기는 16/64 QAM(Quadrature Amplitude Modulation) 변복조 방식에 적용할 수 있으며, 고속으로 동작할 수 있도록 고속의 곱셈기와 많은 수의 CSA (Carry Save Adder)를 사용하였다. COSSAP/sup TM/ 캐드 툴을 사용하여 부동 소수점 모델과 고정 소수점 모델을 개발하였으며, VHDL 모델을 개발하였다. 시뮬레이션 결과에 따라 feedback 부분과 feedforward 부분에 각각 12개와 8개의 탭을 사용하였으며, 다중 경로 페이딩 채널에서 BER이 10-6일 때를 기준으로 보면 등화기를 사용하지 않은 채널의 BER 보다 SNR(Signal to Noise Ratio)이 4dB 정도 향상되었다. SYNOPSYS/sup TM/ 캐드 툴과 삼성의 0.5 ㎛ standard cell library (STD80) 를 이용하여 로직 합성을 수행하였으며, 전체 게이트 카운트는 약 13만개를 보였다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.63-71
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• 2002

본 논문에서는 저전력 8-비트 RISC 마이크로콘트롤러 구조를 제안하였다. 설계된 마이크로콘트롤러는 4단계 파이프라인 구조를 가지며 기존의 여러 가지 저전력 설계 기법들을 이용하여 구현되었다. 전력 소모는 0.6㎛ 공정을 사용했을 때 MIPS당 600㎼를 소모했으며 0.25㎛ 공정을 사용했을 때 MIPS당 70㎼를 소모했다. RTL 레벨의 설계는 VHDL을 이용해서 수행되었고, 0.6㎛/0.2㎛ CMOS IDEC(Integrated Circuit Design Education Center) standard cell library를 이용해서 게이트 레벨에서 기능 검증을 하였다. 합성된 코어는 0.25㎛ 공정을 용했을 때 약 7000개의 NAND 게이트를 0.36㎟의 작은 면적에 집적화 시킬 수 있었다. 마지막으로 기존의 상용 마이크로콘트롤러와의 성능 비교를 수행하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.234-241
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• 2012

본 논문에서는 소자의 레이아웃 파라미터로 인한 회로 특성 산포를 개선할 수 있는 새로운 설계 기법을 제안한다. 제안된 설계 기법은 회로 시뮬레이션을 수행하지 않고 칩 내에서 레이아웃에 의한 소자의 전기적 특성 분포를 추출하여 불량 소자를 개선하는 방법이다. 이 기법은 3가지 장점이 있다. 첫째, 현 설계 흐름도에 변화를 주지 않아도 된다. 둘째, 레이아웃 설계자가 고비용의 설계 시뮬레이션을 수행하지 않고 소자의 전기적 특성 산포를 추출할 수 있다. 셋째, 초기 레이아웃 설계단계에서 전기적 불량 소자를 찾아 개선하여 설계 기간 단축에 도움이 된다. 제안한 방법에 대한 효율성을 검증하기 위하여 30나노 DRAM 공정에서 총 9종류의 소자 레이아웃 파라미터에 대해서 모델링을 진행하였다. 레이아웃 설계자를 위한 eDRC 환경을 개발하여 Standard Cell Library 설계에 적용하여 초기 설계단계에서 불량 소자 17.8%를 찾아 2.9%로 줄였다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.27-35
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• 1999

일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.594-600
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• 2002

일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다