• 한국통신학회논문지
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• 제27권7C호
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• pp.704-711
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• 2002

본 논문에서는 케이블 모뎀을 위한 DFE(Decision Feedback Equalizer) 구조의 blind 등화기를 설계하였다. 변복조 방식은 64/256 QAM이며 채널 적응 알고리즘으로는 제안한 MMA(Multi-Modulus Algorithm)와 LMS (Least Mean Square) 알고리즘을 같이 사용하였다. MMA 알고리즘과 DFE 구조를 가진 등화기는 본 논문에서 처음 제안한다. 기존의 MMA 등화기는 두 개의 FIR 필터를 사용하여 두 개의 탭 계수를 갱신하였으나, 본 논문에서 제안하는 MMA 알고리즘은 하나의 탭 계수 갱신만으로 채널 등화가 가능하도록 제안하였으며, DFE 구조에 적용하여 두 개의 DFE 필터를 사용하여 채널 적응 능력을 높히고 탭 수를 줄였다. 0.35 $\mu\textrm{m}$ standard cell library를 이용하여 ASIC 칩을 설계하였다. 설계한 등화기는 약 16만개의 게이트 수와 8 MHz의 동작속도를 보였으며 데이터 전송 속도는 64Mbps까지 지원한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.379-382
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• 2000

We designed a self-timed interface circuit for efficient communication in IP (Intellectual Property)-based system with high-speed self-timed FIFO and a set of self-timed event logic library with 0.25um CMOS technology. Optimized self-timed standard cell layouts and Verilog models are generated for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. With clock control method and FIFO, we implemented high-speed 32bit-interface chip for self-timed system, which generated maximum system clock is 2.2GHz. The size of the core is about 1.1mm x 1.1mm.

• 인터넷정보학회논문지
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• 제11권4호
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• pp.23-32
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• 2010

본 논문에서는 해쉬 기반 RFID 태그를 위한 보안성이 향상된 인증 프로토콜을 제안하고, 제안한 인증 프로토콜 기반으로 한 RFID 태그의 디지털 코덱을 설계한다. 제안한 프로토콜은 태그와 back-end 서버 사이에서 3-way 질의 응답 인증 프로토콜을 기본으로 하고 있으며, 안전한 인증 메커니즘을 구현하기 위해, ISO/IEC 18000-3 표준에서 규정된 3가지 타입의 프로토콜 패킷을 개선된 형태로 수정한다. 제안한 방법은 Man-in-the-middle과 Replay attacks과 같은 능동 공격의 방어에 특히 유효하다. 제안된 프로토콜의 효과를 검증하기 위하여 RFID 태그에서의 디지털 코덱은 Verilog HDL을 사용하여 설계하였고 Hynix $0.25\;{\mu}m$ standard-cell library을 갖춘 Synopsys Design Compiler을 이용하여 합성하였다. 보안 분석 및 실험결과를 통해, 본 논문에서 제안된 방법이 사용자의 데이터 보안, 태그 익명성, Man-in-the-middle attack 예방, replay attack, 위조방지 및 위치 추적 등에 서 성능이 개선됨을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.695-698
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• 2005

The finite-field multiplication can be applied to the wide range of applications, such as signal processing on communication, cryptography, etc. However, an efficient algorithm and the hardware design are required since the finite-field multiplication takes much time to compute. In this paper, we propose a radix-4 systolic multiplier on $GF(2^m)$ with comparative area and performance. The algorithm of the proposed standard-basis multiplier is mathematically developed to map on low-cost systolic cell, so that the proposed systolic architecture is suitable for VLSI design. Compared to the bit-serial and digit-serial multipliers, the proposed multiplier shows relatively better performance with low cost. We design and synthesis $GF(2^{193})$ finite-field multiplier using Hynix $0.35{\mu}m$ standard cell library and the maximum clock frequency is 400MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 추계학술대회 논문집 학회본부 B
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• pp.612-614
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• 1998

As chip feature size decrease, interconnect delay gains more importance. A accurate timing analysis required to estimate interconnect delay as well as cell delay. In this paper, we present a timing-level delay calculation tool of which the accuracy is bounded within 10% of SPICE results. This delay calculation tool generates delay values in SDF(Standard Delay Format) for parasitic data extracted in SPEF(Standard Parasitic Exchange Format). The efficiency of the tool is easily seen because it uses AWE(Asymptotic Waveform Evaluation) algorithm for interconnect delay calculation, and precharacterized library and effective capacitance model for cell delay calculation.

• 한국통신학회논문지
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• 제31권3A호
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• pp.360-367
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• 2006

본 논문에서는 RFID 표준 중의 하나인 EPC 글로벌 제너레이션 2 클래스 1(EPC global generation 2 class 1) 태그의 설계에 대하여 논하였다. RFID 표준에 관한 연구나 충돌 방지(anti-collision) 알고리즘에 관한 연구는 많이 진행이 되었지만 태그디지털 코덱 아키텍처 하드웨어의 구체적인 설계에 관한 논문은 아직 없는 실정이기 때문에 본 논문에서 연구하게 되었다. 본 논문의 목적은 RFID 태그 블록의 구성 및 기능설계에 관한 연구를 함으로써 대략적인 전력소모, 하드웨어 크기 등에 대한 방향을 제시하고있다. 스탠더드 셀 라이브러리 합성방식을 사용하여 합성한 결과 설계된 디지털 코덱의 크기는 111640.328125개(인버터 개수)였고 소모 전력은 동적 소모 전력을 기준으로 10.3575uW로 추정되었다. 풀커스텀(full-custom)방식을 사용할 경우, 더욱 개선된 효과를 발휘할 것으로 보인다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1986년도 추계학술발표회 논문집
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• pp.91-94
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• 1986

In this paper, a servo motor control IC for VTR is developed using standard cell library. All the cells are designed by single metal and the 3um design rule. A desinged circuit consists of circuits which generates a switching pulse and a control reference signal in VTR. The operation of VTR chip is verified by COSMOS simulator. Finally, layout is drawn by YOSELA.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.831-834
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• 2003

본 논문에서 기술하고 있는 디블로킹 필터는 ISO/1EC 14496-2 의 디블로킹 필터링 알고리즘[1][2]을 기반으로 한다. 한 개의 레지스터 뱅크를 이용한 효율적인 데이터 스케줄링을 통해 면적과 전력 측면에서 디블로킹 필터를 사용함으로써 생기는 오버헤드를 최소화 시켰으며, CIF 급 영상을 27MHz 동작주파수에서 실시간으로 처리할 수 있도록 설계 하였다. 0.25㎛ Standard Cell Library 로 합성한 결과 총 9800 게이트로 구성 되었으며, 외부 메모리의 도움 없이 동작 시키기 위해 4.4KByte의 버퍼가 사용되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.113-116
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• 2001

In this paper we present a new hierarchical layout object extraction algorithm, which is based on rectangles rather than edges. The original layout data is modeled as instances connected by wires. Each polygon shape is divided into a set of rectangles and the instances and wires are extracted and recognized from those rectangles together with their connection and size information. We have applied the algorithm to actual layouts. Experiments on several standard cell library demonstrate the effectiveness of the algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.365-368
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• 2003

In this Paper, we report a design of Serial ATA Transpor layer. The functionalities of the Serial ATA transport layer are first described on RTL via verilog. The compiled code are then fed to a synthesizer synopsys to get the actual hardware from 0.35$\mu\textrm{m}$ SAMSUNG standard cell library. The designed functionalities of this chip will be verified using test bold with FPGA equipment and ATS2 digital test equipment.