• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1733-1736
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• 2005

본 논문에서는 기존의 설계 방법의 문제점을 해결하기 위한 설계 방법인 플랫폼 기반 설계에서 사용할 수 있는 DSP 기반 플랫폼을 구현하였다. 구현된 DSP 기반 플랫폼을 AMBA AHB 버스를 바탕으로한 듀얼프로세서 플랫폼과 crossbar switch 구조의 버스 구조를 가지고 4개의 프로세서를 연결한 멀티프로세서 플랫폼으로 확장하여 검증함으로서 이질적인 환경에서 동작함을 나타내었다. 멀티프로세서 플랫폼에서는 DVB-T baseband 수신기를 HW/SW 분할 구현하고 성능 평가를 수행하였다. DSP 기반 플랫폼은 유연성, 확장성, 고속의 연산의 특징을 가진다.

• IT SoC Magazine
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• v.26 no.9
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• pp.10-10
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• 2008

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.281-284
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• 2008

This paper describes ASIC design of multimedia SoC Platform. The implemented Platform consists of 32-bit OpenRISC1200 Microprocessor, WISHBONE on-chip bus, VGA Controller, Debug Interface, SRAM Interface and UART. The 32-bit OpenRISC1200 processor has 5 stage pipeline and Harvard architecture with separated instruction/data bus. The VGA Controller can display RCB data on a CRT or LCD monitor. The Debug Interface supports a debugging function for the Platform. The SRAM Interface supports 18-bit address bus and 32-bit data bus. The UART provides RS232 protocol, which supports serial communication function. The Platform is design and verified on a Xilinx VERTEX-4 XC4VLX80 FPGA board. Test code is generated by a cross compiler' and JTAG utility software and gdb are used to download the test code to the FPGA board through parallel cable. Finally, the Platform is implemented into a single ASIC chip using Chatered 0.18um process and it can operate at 100MHz clock frequency.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.55-56
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• 2009

내장형 프로세서에 대한 기능요구사항이 날로 증가함에 따라 데이터 처리량을 늘리기 위한 많은 연구들이 지속되어 왔으며, 그중 파이프라인의 컨트롤 해저드로 인한 성능저하를 최소화하기 위한 분기 예측 기법이 다양한 방식으로 제안되어 왔다. 본 논문에서는 분기예측 방법으로서 구현이 간단하고 분기 예측률이 높은 BTB 방식을 32비트 프로세서에 적용하고, 해당 프로세서를 사용하는 SoC 플랫폼을 구성하여 분기예측기법 사용으로 인한 성능향상을 측정하고, 0.18um ASIC 공정을 적용하여 SoC 플랫폼을 구현한 결과를 제시한다.

• Journal of IKEEE
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• v.21 no.3
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• pp.185-194
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• 2017

In this paper, a modular platform for wearable devices is proposed which can be easily assembled by exchanging functions according to various field and environment conditions. The proposed modular platform consists of a 32-bit RISC CPU, a 32-bit symmetric multi-core processor, and a 16-bit DSP. It also includes a plug & play features which can quickly respond to various environments. The sensing and communication modules are connected in the form of a chain. This work is implemented in a standard 130 nm CMOS technology and the proposed modular wearable platforms are verified with temperature and humidity sensors.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.397-400
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• 2009

This paper describes ASIC design of Multimedia application SoC platform based RISC processor with BTB(Branch Target Buffer). For performance enhancement of platform, we use a simple branch prediction scheme, BTB structure, that stores a target address for branch instruction to remove pipeline harzard. Also, the platform includes a number of peripheral such as VGA controller, AC97 controller, UART controller, SRAM interface and Debug interface. The platform is designed and verified on a Xilinx VERTEX-4 FPGA using a number of test programs for functional tests and timing constraints. Finally, the platform is implemented into a single ASIC chip which can be operated at 100MHz clock frequency using the Chartered 0.18um process. As a result of performance estimation, the proposed platform shows about 5~9% performance improvement in comparison with the previous SoC Platform.

• The Journal of the Korea institute of electronic communication sciences
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• v.14 no.2
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• pp.417-424
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• 2019

This paper presents the design of a JPEG-LS codec for lossless image compression from AR/VR device. The proposed JPEG-LS(: LosSless) codec is mainly composed of a context modeling block, a context update block, a pixel prediction block, a prediction error coding block, a data packetizer block, and a memory block. All operations are organized in a fully pipelined architecture for real time image processing and the LOCO-I compression algorithm using improved 2D approach to compliant with the SBT coding. Compared with a similar study in JPEG-LS, the Block-RAM size of proposed STB-FLC architecture is reduced to 1/3 compact and the parallel design of the predication block could improved the processing speed.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.301-303
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• 2006

임베디드 시스템이 점점 다기능화 고기능화 됨에 따라 구현과정도 복잡해지고 있으며, 빠른 제품 주기등의 영업적인 이유로 개발 기간을 단축하려는 요구는 증대되고 있다. 특히 SoC 분야는 하드웨어와 소프트웨어를 동시에 개발하기 때문에 두 부분이 동시에 정상 동작하는지의 검증이 어렵다. 이러한 문제들을 해결하기 위해, 다양한 시스템에 적용 가능한 플랫폼을 제안하고, 이 플랫폼을 기본 골격으로 사용하는 플랫폼 기반 개발 방법이 등장하게 되었다. 이 방법은 개발 과정에서 플랫폼 모듈을 재사용하기 때문에 안전성을 확보할 수 있고, 많은 자동화를 이룰 수 있어 개발 시간을 단축할 수 있다. 본 논문에서는 이 플랫폼 기반 개발 방법을 프로토타이핑 과정에 적용한 프로토타이핑 미들웨어를 제안한다. 이 미들웨어를 통해, 구현된 하드웨어의 정상 동적 여부를 빠르게 확인할 수 있고, 프로토타이핑 과정을 마치고 최종 소프트웨어를 작성할 때에도 참고가 될 수 있다. 또한 설정 부분은 미들웨어 사용자의 편의를 위해 XML을 이용해 사용자가 직관적으로 알 수 있게 하였고, 사용자 작성 모듈은 미들웨어에서 정해진 인터페이스를 통해 미들웨어의 재 컴파일 없이, 사용자 모듈만 컴파일하면 동작하는 특징을 갖는다. 그리고 이 미들웨어를 도어락 제어 시스템에 적용하여 편의성을 평가한다.

• Proceedings of the IEEK Conference
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• 2002.06a
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• pp.21-24
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• 2002

갈수록 복잡해져 가는 시스템을 한번에 하나의 칩까지 완성하기란 쉬운 일이 아니다. 컴퓨터에서 시뮬레이션이 정상적으로 되었다고 해서 완벽한 동작을 보장하는 것도 아니다. 전체 시스템을 검증하는 것도 컴퓨터 시뮬레이션으로는 불가능한 단계에 왔다. 이로 인하여 시스템 전체가 제대로 동작하는지 검증하기 위한 새로운 방법이 요구된다. 이러한 개념으로 접근하고자 하는 것이 본 논문에서 이야기할 플랫폼 기반의 SoC설계이다. 이 논문에서는 임의의 무선통신시스템의 요구사항을 만족할 수 있는 베이스플랫폼 보드의 구조와 설계 시 고려되어야 할 점을 제안한다.

• The Journal of the Korea institute of electronic communication sciences
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• v.14 no.1
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• pp.225-234
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• 2019

By using the Triboelectric nanogenerators, known as TENG, we can take advantages of high conversion efficiency and continuous power output even with small vibrating energy sources. Nonlinear energy extraction techniques for Triboelectric vibration energy harvesting usually requires synchronized active electronic switches in most electronic interface circuits. This study presents a nonlinear energy harvesting with high energy conversion efficiency to harvest and save energies from human active motions. Moreover, the proposed design can harvest and store energy from sway motions around different directions on a horizontal plane efficiently. Finally, we conducted a comparative analysis of a multi-mode energy storage board developed by a silicon-based piezoelectricity and a transparent TENG cell. As a result, the experiment showed power generation of about 49.2mW/count from theses multi-fully harvesting source with provision of stable energy storages.