• 열처리공학회지
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• 제14권3호
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• pp.160-166
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• 2001

The change of ribbon geometry, microstructure and shape recovery with Mn contents, wheel speed and various annealing temperature have been studied in Fe-X%Mn-5Cr-5Co-4Si (X%=15, 20, 24) shape memory alloy (SMA) ribbons rapidly solidfied by single roll chill-block melt-spinning process. The thickness and width of melt-spun ribbons are reduced, results in refining and uniformalizing grains with increasing wheel speed. In the ribbons melt-spun at a wheel speed of 15m/sec, both ${\varepsilon}$ and ${\alpha}^{\prime}$martensites are formed in ribbon 1 (15.5wt%Mn), while only ${\varepsilon}$ martensite is revealed in ribbon 2 (20.2wt%Mn) and ribbon 3 (23.5wt%Mn). The volume fraction of ${\varepsilon}$ martensite is decreased with increasing Mn contents, and those of ${\varepsilon}$ as well ${\alpha}^{\prime}$martensites are increased due to thermal stress relief and grain growth with increasing annealing temperature. Ms temperatures of the ribbons 1, 2 and 3 are fallen with increasing Mn contents. $M_s$ temperatures of the ribbons 1, 2 and 3 annealed at $300^{\circ}C$ for 3 min are risen abruptly, but are nearly constant even at higher annealing temperature, i.e., 400, 500 and $600^{\circ}C$ for 3 min. Shape recovery of the ribbons 1, 2 and 3 increased 30%, 52% and 69% with Mn contents, respectively. Shape recovery of ribbon 1 (15.5wt%Mn) formed ${\varepsilon}$ and ${\alpha}^{\prime}$martensites decreased because of the presence of ${\alpha}^{\prime}$martensite but those of ribbon 2 (20.2wt%Mn) and ribbon 3 (23.5wt%Mn) formed ${\varepsilon}$ martensite increased with increasing annealing temperature.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.177-187
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• 2000

최근 몇 년간 클리스터링 기반 다중 프로세서 시스템에서의 상호 연결망으로서의 버스의 제약을 극복하기 위한 단방향 지점간 링크를 이용한 링 구조가 제안되었다. 하지만 계속되는 프로세서의 고속화와 지역 버스 및 메모리의 고성능화로 인해 지점간 링크의 현재 표준 대역폭으로는 시스템 확장성에 한계를 보이며 이에 따라 대역폭 확장에 대한 연구가 필요하다. 본 논문에서는 클리스터링 기반 다중프로세서 시스템으로 개발된 PANDA 시스템을 기본 모델로 채택한다. 최근 대중화된 프로세서 및 지역 버스의 사양을 반영한 모의실험을 통해 현재의 지점간 링크가 전체 시스템 성능에 병목이 됨을 보여주고 두 배 이상의 대역폭 확장이 필요함을 보인다. 상호 연결망의 대역폭을 확장하기 위해, 두 배 증가된 대역폭을 지닌 새로운 링크를 개발하는 것은 과다한 설계비용과 개발시간이 요구된다. 이에 대한 대안으로 본 논문에서는 상용화되어있어 쉽게 적용 가능한 기존 IEEE 표준 대역폭을 가진 링크를 이용해 이중으로 링을 구성하는 몇 가지 방법 단순 이중 링, 트랜잭션 분리 이중 링, 방향 분리 이중 링 - 을 제시하고 모의실험을 통해 두 배 대역폭 단일 링과 더불어 각각의 방식에 대한 장단점을 분석한다.

• 대한기계학회논문집B
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• 제40권9호
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• pp.597-604
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• 2016

본 연구에서는 GPU를 이용한 비압축성 유동장의 병렬연산을 위하여, P2P1 유한요소를 이용한 분리 알고리즘 내의 행렬 해법인 이중공액구배법(Bi-Conjugate Gradient)의 CUDA 기반 알고리즘을 개발하였다. 개발된 알고리즘을 이용해 비대칭 협착관 유동을 해석하고, 단일 CPU와의 계산시간을 비교하여 GPU 병렬 연산의 성능 향상을 측정하였다. 또한, 비대칭 협착관 유동 문제와 다른 행렬 패턴을 가지는 유체구조 상호작용 문제에 대하여 이중공액구배법 내의 희소 행렬과 벡터의 곱에 대한 GPU의 병렬성능을 확인하였다. 개발된 코드는 희소 행렬의 1개의 행과 벡터의 내적을 병렬 연산하는 커널(Kernel)로 구성되며, 최적화는 병렬 감소 연산(Parallel Reduction), 메모리 코얼레싱(Coalescing) 효과를 이용하여 구현하였다. 또한, 커널 생성 시 워프(Warp)의 크기에 따른 성능 차이를 확인하였다. 표준예제들에 대한 GPU 병렬연산속도는 CPU 대비 약 7배 이상 향상됨을 확인하였다.

• 한국콘텐츠학회논문지
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• 제15권9호
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• pp.21-28
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• 2015

반도체 공정에서는 소자 내부의 물리량 계산을 통해 불순물의 움직임을 해석하여 결점을 검출하는 시뮬레이션을 수행하게 된다. 이를 위해 유한 차분 시간 영역 알고리즘(Finite-Difference Time-Domain, 이하 FDTD)과 같은 수치해석 기법이 사용된다. 반도체 칩의 집적도 향상으로 인하여 소자의 크기는 나노스케일 시대로 접어들었으며, 시뮬레이션 사이즈 또한 커지고 있는 추세이다. 이에 따라 CPU와 GPU 같은 하나의 연산 장치에서 수행할 수 없는 문제와 다중의 연산 장치로 구성된 한 대의 컴퓨터에서 수행할 수 없는 문제가 발생하기도 한다. 이러한 문제로 인해 분산 병렬처리를 통한 FDTD 알고리즘 연구가 진행되고 있다. 하지만 기존의 연구들은 단일 연산장치만을 이용하기 때문에 GPU를 사용하는 경우 연산 속도는 빠르나 메모리의 제한이 있으며 CPU의 경우 GPU에 비해 연산 속도가 느린 단점이 존재한다. 이를 해결하기 위해 본 논문에서는 CPU, GPU의 이기종 연산 장치를 포함하는 컴퓨터로 구축된 클러스터 상에서 작업 사이즈에 제한되지 않고 시뮬레이션 수행이 가능한 컴퓨팅 모델을 구현하였다. 점대점 통신 기반의 MPI 라이브러리를 이용하여 연산 장치 간 통신을 통한 시뮬레이션을 테스트 하였고 사용하는 연산 장치의 종류와 수에 상관없이 시뮬레이션이 정상 동작함을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제17권1호
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• pp.31-40
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• 2012

인간의 삶을 돕는 유비쿼터스 환경에서 GeoSensor의 다양한 센서 데이터들을 다루는 u-GIS DSMS의 연구가 진행되고 있고 그에 따른 고가용성 서비스를 제공하기 위한 클러스터 시스템이 대두되고 있다. GeoSensor에 의해 수집되는 데이터는 폭발적으로 발생되는 특징을 가지고 있다. 이러한 특징은 서버의 제한된 메모리로 인하여 주어진 메모리를 초과하는 현상과 데이터가 손실되어 질의 정확도가 떨어지는 현상이 발생한다. 이를 해결하기 위해 부하제한 기법들이 활발히 연구되고 있다. 하지만 기존의 기법들은 단일 서버환경에서의 기법들로써 필터링을 통해 부하가 발생한 큐의 튜플들을 특별한 기준에 의해 드롭하는 방식이다. 그렇기 때문에 집계질의와 같은 튜플 삭제에 민감한 질의의 정확도를 만족시키기 어렵다. 본 논문에서는 GeoSensor 스트림 데이터의 클러스터링 환경에서 집계질의의 정확도 향상을 위한 이중처리 부하제한 기법을 제안한다. 본 기법은 두 노드가 고가용성을 위해 이중화 되어있는 스트림 데이터의 환경을 이용한다. 같은 스트림의 데이터를 공유하고 있는 특성을 이용해 두 노드에서 하나의 스트림의 데이터를 나누어 처리한다. 이때 슬라이딩 윈도우 단위로 두 노드 간 스트림 데이터를 동기화한다. 그리고 각 노드에서 처리된 결과를 다시 병합하는 방식이다. 성능평가를 통해 기존 기법들과 달리 튜플의 손실 없이 집계질의의 질의 정확도가 향상된 결과를 얻을 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.851-856
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• 2003

We have investigated the material and electrical properties of $Bi_{4-x}La_xTi_3O_{12}$ (BLT) ferroelectric thin film for ferroelectric nonvolatile memory applications of capacitor type and single transistor type. The 120nm thick BLT films were deposited on $Pt/Ti/SiO_2/Si$ and $SiO_2/Nitride/SiO_2$ (ONO) substrates by the sol-gel spin coating method and were annealed at $700^{\circ}C$. It was observed that the crystallographic orientation of BLT thin films were strongly affected by the excess Bi content and the intermediate rapid thermal annealing (RTA) treatment conditions regardeless of two type substrates. However, the surface microstructure and roughness of BLT films showed dependence of two different type substrates with orientation of (111) plane and amorphous phase. As increase excess Bi content, the crystallographic orientation of the BLT films varied drastically in BLT films and exhibited well-crystallized phase. Also, the conversion of crystallographic orientation at intermediate RTA temperature of above $450^{\circ}C$ started to be observed in BLT thin films with above excess 6.5% Bi content and the rms roughness of films is decreased. We found that the electrical properties of BLT films such as the P-V hysteresis loop and leakage current were effectively modulated by the crystallographic orientations change of thin films.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.53-63
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• 2009

본 논문에서는 IEEE 802.11n 표준과 같은 근거리 무선통신망 응용을 위한 10비트 100MS/s 27.2mW $0.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에 적합한 3단 파이프라인 구조를 기반으로 제작되었으며 각단에 공통적으로 사용되는 증폭기, 프리앰프 및 저항열을 최대한 효율적으로 공유함으로써 전력 소모 및 면적을 최소화하였다. 첫 번째 MDAC과 두 번째 MDAC에는 스위치 저항과 메모리 효과가 없는 증폭기 공유기법을 사용하였고, 세 개의 4비트 flash ADC에는 단 하나의 저항열만을 사용하는 동시에 두 번째 flash ADC와 세 번째 flash ADC에는 프리앰프를 공유하여 전력 소모와 면적을 최소화하였다. 보간 기법을 사용하여 요구되는 프리앰프의 수를 반으로 줄였으며, 프리앰프의 공유 및 보간 기법으로 인한 영향을 최소화하기 위해 낮은 킥-백 잡음을 갖는 비교기를 추가로 제안하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.83LSB와 1.52LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 52.1dB의 SNDR과 67.6dB의 SFDR을 갖는다. 시제품 ADC의 칩 면적은 $0.8mm^2$이며 전력 소모는 1.8V 전원 전압을 인가하였을 때 100MS/s에서 27.2mW이다.

• 생명과학회지
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• 제30권8호
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• pp.708-712
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• 2020

리트로머(retromer)는 VPS26, VPS29, VPS35 분자로 구성된 복합체로, 세포막에 존재하는 특정 단백질을 엔도솜에서 트렌스골지망으로 리사이클에 관여하는 단백질 복합체이다. 2000년대 초반 콜롬비아대학의 Scott A, Small 팀에 의해서, 알츠하이머 환자에서 리트로머 분자의 발현량이 저하된다는 것을 발견하였으며, 리트로머를 구성하는 VPS35 발현을 저하시킨 마우스를 이용한 Morris Water Maze (MWM) 실험에서 인지능력이 떨어진다는 것을 보고 하였다. 본 연구진은 리트로머를 구성하는 VPS26 분자에 대한 서브타입인 VPS26b를 발견하였고, 낙아웃 마우스를 제작하였다. VPS26b 낙아웃 마우스 뇌조직을 이용한 웨스턴 블롯 결과, 낙아웃 마우스 뇌조직에서 VPS29와 VPS35의 발현량의 50% 정도로 감소되는 것을 확인하였다. 또한, VPS29 낙아웃 마우스를 이용하여 MWM실험은 한 결과 인지능력이 저하되는 것을 확인하였으며 뇌조직의 해마 CA3영역의 세포 분포도가 정상마우스에 비해 감소되는 것을 확인하였다. 결과적으로 이번 연구를 통하여 VPS26b 낙아웃 마우스는 뇌질환 연구에 대한 실험 동물로서 기초 자료를 제공할 수 있을 것임을 보여준다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.85-93
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• 2007

본 논문에서는 다수의 병렬 입.출력 환경을 위한 높은 노이즈 마진을 갖고 있는 LVDS I/O 회로를 소개한다. 제안된 LVDS I/O회로는 송신단과 수신단으로 구성되어 있으며 송신단 회로는 차동위상 분할기와 공통모드 피드백(common mode feedback)을 가지고 있는 출력단으로 이루어져 있다. 차동위상 분할기는 SSO(simultaneous switching output) 노이즈에 의해 공급전압이 변하더라도 안정된 듀티 싸이클(duty cycle)과 $180^{\circ}$의 위상차를 가진 두 개의 신호를 생성한다. 공통모드 피로백을 가지고 있는 출력단 회로는 공급전압의 변화에 상관없이 일정한 출력전류를 생성하고 공통모드 전압(common mode voltage)을 ${\pm}$0.1V 이내로 유지한다. LVDS 수신단 회로는 VCDA(very wide common mode input range differential amplifier)구조를 사용하여 넓은 공통 입력전압 범위를 확보하고 SSO 노이즈에 의한 공급 전압의 변화에도 안정된 듀티 싸이클(50% ${\pm}$ 3%)을 유지하여 정확한 데이터 복원이 가능하다. 본 논문에서 제안한 LVDS I/O 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 되었으며 H-SPICE를 이용하여 시뮬레이션 하였다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2005년도 춘계 종합학술대회 논문집
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• pp.36-50
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• 2005

지난 수년 동안 우리나라에서 이 러닝은 특히 기업을 중심으로 빠른 시간에 확산이 되었으며, 양적으로 팽창한 만큼 질적인 부분에 대한 의구심이 팽배한 것이 사실이다. 기존의 오프라인 교육에 비하여 이 러닝의 질적 수준을 분석하는 이유는 그 동안 급속도로 발전된 이 러닝이 학습자들에게 훌륭한 학습경험을 주지 못하였고, 생각보다 결과가 저조하였으며, 무엇보다 투자된 비용에 비해 효과성이 저조하였다는 지적이 많기 때문이다 . 그동안 이 러닝에서의 많은 경험은 오랜 세월동안 익숙해왔던 오프라인수업을 중심으로 구성되어왔으며, 이 러닝에 종사하는 많은 전문가들도 대부분 오프라인에서의 교수-학습에 대한 경험을 바탕으로 이 러닝의 체제를 이해하여 왔다. Dublin&Cross (2003)에 의하면 과연 얼마나 많은 사람들이 이 러닝에 대한 공통된 개념을 가지고 있으며, 학습자들이 단지 문제없이 이 러닝에 접속하여 끝까지 기술적인 문제없이 도달하는데서 끝나지 않고 얼마나 효과적이고 효율적으로 이 러닝이 의도한 학습과정에 흡수되는 가를 분석해 낼 수 있는가에 따라 이 러닝의 성공여부가 달려 있다고 한다. 본 논문은 이 러닝의 확산속도에 맞추어 질적 향상이 쉽게 이루어지지 않는 이 러닝의 현상을 분석해보고 이 러닝의 질적 발전을 위하여 고려하여야 하는 요소들은 무엇이 있으며 이들이 어떻게 조화를 이루어야 이 러닝이 질적으로 우수성을 가질 수 있는지에 대한 방안을 제시해 보고자 한다.