• 한국정보통신학회논문지
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• 제6권5호
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• pp.703-717
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• 2002

본 논문은 가변형 공유 버퍼 ATM 스위치의 구조 및 VLSI 구현에 관한 연구이다. 본 논문에서 설계한 단일 칩 공유 버퍼 ATM 스위치는 4ns접근속도의 가변형 파이프라인 방식 공유 버퍼를 내장하고 기존의 공유 버퍼 ATM 스위치들이 가지는 메모리 사이클 시간 제한을 해결한다. 내장 버퍼의 가변성을 이용하여 유연한 스위칭 성능을 지원하고 버퍼 메모리 제어와 주소 큐 제어의 독립성을 이용하여 포트 사이즈의 가변성을 제공한다. 제안된 ATM 스위치는 스위치 사이즈와 버퍼 사이즈의 가변성을 이용하여 복잡한 회로의 재설계 없이 용량 및 성능을 재구성할 수 있다. 0.6um CMOS 기술의 설계된 칩은 동작 주파수 800MHz, 640Mbps/port, 4 ${\times}$ 4 Switch Size를 지원한다.

• 한국경영과학회:학술대회논문집
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• 대한산업공학회/한국경영과학회 1995년도 춘계공동학술대회논문집; 전남대학교; 28-29 Apr. 1995
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• pp.435-444
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• 1995

We propose a new approach to the calculation of the exact cells loss probability in a shared buffer ATM multiplexer, which is loaded with homogeneous discrete-time ON-OFF sources. Renewal cycles are identified in regard to the state of input sources and the buffer state on each renewal circle is modelled as a K(shared buffer size)-state Markov chain. We also analyze the behavior of queue build-up at the shared buffer whose distribution together with the steady-state probabilities of the Markov chain leads to the exact cell loss probability. Our approach to obtaining the exact cell loss probability seems to be more efficient than most of other existing ones since our underlying Markov chain has less number of states.

• ETRI Journal
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• 제27권6호
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• pp.725-732
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• 2005

The reconfiguration management scheme changes a logical topology in response to changing traffic patterns in the higher layer of a network or the congestion level on the logical topology. In this paper, we formulate a reconfiguration scheme with a shared buffer-constrained cost model based on required quality-of-service (QoS) constraints, reconfiguration penalty cost, and buffer gain cost through traffic aggregation. The proposed scheme maximizes the derived expected reward-cost function as well as guarantees the required flow's QoS. Simulation results show that our reconfiguration scheme significantly outperforms the conventional one, while the required physical resources are limited.

• Journal of Communications and Networks
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• 제5권1호
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• pp.82-89
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• 2003

In this paper, an efficient threshold-based filtering (TF) buffer management scheme is proposed. The TF is capable of minimizing the overall loss performance and improving the fairness of buffer usage in a shared buffer packet switch. The TF consists of two mechanisms. One mechanism is to classify the output ports as sctive or inactive by comparing their queue lengths with a dedicated buffer allocation factor. The other mechanism is to filter the arrival packets of inactive output ports when the total queue length exceeds a threshold value. A theoretical queuing model of TF is formulated and resolved for the overall packet loss probability. Computer simulations are used to compare the overall loss performance of TF, dynamic threshold (DT), static threshold (ST) and pushout (PO). We find that TF scheme is more robust against dynamic traffic variations than DT and ST. Also, although the over-all loss performance between TF and PO are close to each other, the implementation of TF is much simpler than the PO.

• 한국통신학회논문지
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• 제39B권2호
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• pp.86-94
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• 2014

광 패킷 스위칭은 미래 광 인터넷을 위한 스위칭 기술로 고려되고 있다. 광 패킷 스위칭 내부의 경합 해결을 위해 파장 변환 기법이 광 지연 선로 버퍼와 함께 일반적으로 사용되어 진다. 본 논문에서는 공유형 혹은 아웃풋 광 지연 선로 버퍼를 갖는 비동기 광 패킷 스위칭 시스템의 비용 효율적인 설계를 위해 가변 파장 변환기를 공유함으로써 필요한 파장변환기 개수의 감소를 도출한다. 비동기 가변길이 패킷들을 비용 효율적 설계를 위해 고려하였고, 그러한 광 패킷 스위칭 시스템 내부에 필요한 가변 파장 변환기 개수를 도출하기 위해 출력 단의 채널뿐아니라 유용 가능한 가변 파장 변환기와 내부 파장 또한 찾아 주는 스케쥴링 알고리즘을 제안한다. 제안된 알고리즘을 공유형 혹은 아웃풋 광 지연 선로 버퍼를 갖는 비동기 광 패킷 스위칭 시스템에 적용하여 비용 효율적 설계를 위해 필요한 가변 파장 변환기 및 내부 파장 개수를 도출하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.736-744
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• 2016

Network on chip (NoC) is an emerging technology in the field of multi core interconnection architecture. The routers plays an essential components of Network on chip and responsible for packet delivery by selecting shortest path between source and destination. State-of-the-art NoC designs used routing table to find the shortest path and supports four ports for packet transfer, which consume high power consumption and degrades the system performance. In this paper, the multi port multi core router architecture is proposed to reduce the power consumption and increasing the throughput of the system. The shared buffer is employed between the multi ports of the router architecture. The performance of the proposed router is analyzed in terms of power and current consumption with conventional methods. The proposed system uses Modelsim software for simulation purposes and Xilinx Project Navigator for synthesis purposes. The proposed architecture consumes 31 mW on CPLD XC2C64A processor.

• 한국통신학회논문지
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• 제21권11호
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• pp.2850-2861
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• 1996

This paper describes the design of AATM switch LIS of shared buffer type with linked-list architecture to control memory access. The proposed switch LSI consists of the buffer memory, controller and FIFO memory blocks and two special circuits to avoid the cell blocking. One of the special circuit is a new address control scheme with linked-list architecture which maintains the address of buffer memory serially ordered from write address to read address. All of the address is linked as chain is operated like a FIFO. The other is slip-flag register it will be hold the address chain when readaddress missed the reading of data. The circuits control the buffer memory efficiently and reduce the cell loss rate. As a result the designed chip operates at 33ns and occupied on 2.7*2.8mm$^{2}$ using 0.8.mu.m CMOS technology.

• 정보처리학회논문지A
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• 제9A권2호
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• pp.147-162
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• 2002

고속 입출력 장치를 갖는 다중 프로세서 시스템은 데이터의 처리 성능 향상과 함께 입출력의 집중화에 따른 병목 현상을 줄여줄 수 있다. 이 때 프로세서간의 데이터 전송에 사용되는 공유 메모리는 그 구성과 이용 방법에 따라 시스템 성능에 많은 영향을 미치게 되는데, 본 논문에서는 공유 메모리의 사용방법을 비동기, 메일박스를 통한 인터럽트 전달인지 방식으로 설정한 후 버퍼 및 공유 메모리의 최적 사용량을 예측할 수 있는 모델에 대해 연구하였다. 시스템에 주어지는 입출력 데이터는 이더넷(IEEE 802.3) 망에 흐르는 패킷을 모델로 하며, 이의 대역폭과 burstiness(패킷의 집중화 정도)에 따른 메모리 사용 상황에 대해 살펴보았다. 고속 이더넷(Fast Ethernet) 환경 하에서 시뮬레이션 및 실험에 의해 시스템의 입출력 대역폭뿐만 아니라 패킷의 집중화 정도에 따라서도 버퍼 및 공유 메모리의 사용량이 달라지며, 두 메모리 사이의 사용량에 대한 상관관계가 성립될 수 있음을 알 수 있다.

• 한국정보과학회논문지:데이타베이스
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• 제35권6호
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• pp.469-480
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• 2008

공유 디스크(Shared Disk: SD) 클러스터는 온라인 트랜잭션 처리를 위해 다수 개의 처리 노드들을 연동하는 방식으로, 모든 노드는 디스크 계층에서 데이터 베이스를 공유한다. 빈번한 디스크 액세스를 피하기 위하여 각 노드는 자신의 메모리 버퍼에 최근에 액세스한 페이지들을 캐싱한다. 이때 동일한 페이지가 여러 노드의 메모리 버퍼에 동시에 캐싱될 수 있으므로 각 노드가 최신의 내용을 액세스하기 위해서는 캐싱된 페이지의 일관성이 유지되어야 한다. SD 클러스터에서 기존에 제안된 대부분의 캐쉬 일관성 기법들은 버퍼 교체 알고리즘으로 LRU를 가정하였다. 이와는 달리 본 논문에서는 SD 클러스터의 특징을 고려한 네 가지의 버퍼 교체 알고리즘들을 제안하고 성능을 평가한다. 클러스터 구성과 데이터베이스 부하를 다양하게 변경하면서 실험을 수행하였고, 제안한 알고리즘은 LRU에 비해 최대 5배까지 성능이 향상됨을 확인할 수 있었다.

• 전자공학회논문지A
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• 제33A권4호
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• pp.68-77
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• 1996

In this paper, we investigate the effect of a LAN traffic on the performance of a shared buffer ATM switch andIWF (interworking function )on a LAN environment through simulations. Firstly, the delay and the buffer occupancy of the switch and IWF are mesured according to the proportion of the LAN traffic to the traffic generated by gernoulli process. Secondly, we investigate the behavior of the switch in the case that LAN traffic is concentrated to a connectionless server, and the effect of LAN traffic shaping at IWF on the delay and the buffer occupancy of the switch.