• 한국정밀공학회지
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• 제22권1호
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• pp.199-206
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• 2005

Mask manufacturing is a high COC and COO process in developing of semiconductor devices because of mask production tool with high resolution. Direct writing has been thought to be the one of the patterning method to cope with development or small-lot production of the device. This study consists two categories. One is the additional process of the direct and maskless patterning generation using SLA for easy and convenient application and the other is a removal process using wet-etching process. In this study, cured status of epoxy pattern is most important parameter because of the beer-lambert law according to the diffusion of UV light. In order to improve the contact force between patterns and substrate, prime process was performed and to remove the semi-cured resin which makes a bad effects to the pattern, spin cleaning process using TPM was also performed. At a removal process, contact force between photo-curable resin as an etching mask and Si wafer is important parameter.

• 한국염색가공학회지
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• 제17권4호
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• pp.21-26
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• 2005

A combination separation system is composed of three parts, simple microfiltration unit for the pretreatment of real waste IPA, pervaporation unit with plate and frame type module(the effective membrane area 9,040$cm^2$), and simple ultrafiltration unit as a refiner. Utrafiltration module with hollow fiber membrane(MWCO 10,000) used to purify waste aqueous IPA solution. In addition, the flux of $CMPA-K^+$ composite membrane for waste aqueous IPA solution was very steady-state with long experiment time(30 days). And the standard deviation($\sigma$) was 0.152 and then the coefficient of variation($CV\%$)was 10.82 The IPA concentration on the membrane performance using pervaporation module system could be increased from $89.85wt(\%)$ to more than $99.90wt\%$ in about 8hr at operation temperature of $70^{\circ}C$ using the pervaporation module system. Therefore, a combination separation process system of simple filtration and pervaporation was very effective for the purpose of the IPA purification and reuse front industrial electronic components cleaning process.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 영호남학술대회 논문집
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• pp.171-174
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• 2000

We have investigated the CMP slurry properties of silicate oxide thin films surface on CMP cleaning process. The metallic contaminations by CMP slurry were evaluated in four different oxide films, such as plasma enhanced tetra-ethyl-ortho-silicate glass(PE-TEOS), $O_3$ boro-phospho silicate giass( $O_3$-BPSG), PE-BPSG, and phospho-silicate glass(PSG). All films were polished with KOH-based slurry prior to entering the post-CMP cleaner. The Total X-Ray Fluorescence(TXRF) measurements showed that all oxide surfaces are heavily contaminated by potassium and calcium during polishing, which is due to a CMP slurry. The polished $O_3$-BPSG films presented higher potassium and calcium contaminations compared to PE-TEOS because of a mobile ions gettering ability of phosphorus. For PSG oxides, the slurry induced mobile ion contamination increased with an increase of phosphorus contents.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.1
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• pp.370-373
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• 2003

As the integrated circuit device shrinks to the smaller dimension, the chemical mechanical polishing (CMP) process was required for the global planarization of inter-metal dielectric(IMD) layer with free-defect. However, as the IMD layer gets thinner, micro-scratches are becoming as major defects. Chemical-Mechanical Planarization(CMP) of conductors is a key process in Damascene patterning of advanced interconnect structure. The effect of alternative commerical slurries pads, and post-CMP cleaning alternatives are discuess, with removal rate, scratch dentisty, surface roughness, dishing, erosion and particulate density used as performance metrics. Electroplated copper depostion is a mature process from a historical point of view, but a very young process from a CMP persperspective. While copper electrodepostion has been used and stuidied for dacades, its application to Cu damascene wafer processing is only now ganing complete accptance in the semiconductor industry. The polishing mechanism of Cu CMP process has been reported as the repeated process of passive layer formation by oxidizer and abrasion action by slurry abrasives. however it is important to understand the effect of oxidizer on copper pasivation layer in order to obtain higher removal rate and non-uniformity during Cu-CMP process. In this paper, we investigated the effects of oxidizer on Cu-CMP process regarding the additional volume of oxidizer.

• 멤브레인
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• 제12권3호
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• pp.158-164
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• 2002

본 연구에서는 반도체 세정공정에서 발생되는 IPA를 재활용하기 위하여 NaA 제올라이트 막을 이용한 투과증발 공정을 검토하기 위한 기초실험을 수행하였다. 공정에 사용한 NaA 제올라이트 막은 전 농도 범위에서 우수한 분리성능을 보였고, 고온조작에서도 분리성능이 매우 우수하였다. 조작온도 50에서 공급원액의 농도가 90 wt%일 때, 투과유속은 약 $1,500 g/m^2/hr$분리계수는 1,000 이상을 얻을 수 있었다. 또한, 연속조작에서 IPA의 탈수농축에 따른 평균 투과유속은 약 $1,000 g/m^2/hr$를 얻을 수 있었다.

• 한국막학회:학술대회논문집
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• 한국막학회 1996년도 제4회 하계분리막 Workshop (초순수 제조와 막분리 공정)
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• pp.149-153
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• 1996

반도체 소자 제조 공정이 고 집적화 됨에 따라 습식 세정방법에 의한 세정공정의 중요성이 더욱 증가 되어지고 있으며, 특히 그 중에서 전체 세정공정의 약 절반을 차지하고 있는 Deionised water에 의한 rinsing 공정의 경우 ultrapure water의 quality가 최근 지속적으로 향상이 되어짐에 따라 많은 발전을 자져 왔다. 일반적으로 Deionised water에 함유하고 있는 TOC(total oxidisable components), bacteria, metallic impurity, desolved oxygen cencentration, colloidal material impurity (예를 들면 Silica, oraganic substrate)등은 ultra pure water의 quality를 결정하는데 매우 중요한 factor로 작용하고 있으며, 이러한 불순물들이 반도체 제조공정중 wafer surface에 흡착되어 졌을때 여러형태의 defect들을 유발한다고 알려져 있다. 그러나 pseudommonas, flavobacterlum, alcaligene등의 기 얄려진 bacteria들의 경우 Deionised water를 supply해주는 배관의 Inner surface에 잘 흡착 되지만 고온의 water 혹은 과산화수소수($H_{2}O_{2}$) 를 이용하여 주기적으로 처리 해줌으로 인하여 이에 대한 문제점을 어느정도 최소화 시킬수 있다. 위의 두가지 방법중 전자의 경우 chemical을 사용하지 않고, 유지 및 관리가 간편하며, 용존산소량을 줄일수 있다는 점에서 장점이 있으나, 전 ultra pure water의 system이 열적으로 안정해야 하고 경제적인 문제가 수반하는 단점을 가지고 있다. 후자의 경우, 미량의 과산화수소수 (1~10,000 ppm)를 이용해 처리 해주는 방법의 경우 경제적으로 큰 장점이 있고, 처리가 단순하다는 장점이 있으나 과산화수소수 자체에 포함하고 있는 높은 impurit level, 그리고 처리후 장시간의 flushing time을 가져야 한다는 단점등이 존재 하고 있다.

• 마이크로전자및패키징학회지
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• 제14권1호
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• pp.19-26
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• 2007

본 연구의 목적은 CMOS 이미지 센서용 Au 플립칩 범프와 전해 도금된 Au 기판 사이의 초음파 접합의 가능성 연구이다. 초음파 접합 조건을 최적화하기 위해서, 대기압 플라즈마 세정 후 접합 압력과 시간을 달리하여 초음파 접합 후 전단 시험을 실시하였다. 범프의 접합 강도는 접합 압력과 시간 변수에 크게 좌우되었다. Au 플립칩 범프는 상온에서 성공적으로 하부 Au 도금 기판과 접합되었으며, 최적 조건 하에서 접합 강도는 약 73 MPa이었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.20-23
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• 2004

As the integrated circuit device shrinks to the smaller dimension, the chemical mechanical polishing(CMP) process was required for the global planarization of inter-metal dielectric(IMD) layer with free-defect. However, as the IMD layer gets thinner, micro-scratches are becoming as major defects. Chemical-Mechanical polishing(CMP) of conductors is a key process in Damascene patterning of advanced interconnect structure. The effect of alternative commercial slurries pads, and post-CMP cleaning alternatives are discuss, with removal rate, scratch dentisty, surface roughness, dishing, erosion and particulate density used as performance metrics. Electroplated copper deposition is a mature process from a historical point of view, but a very young process from a CMP perspective. While copper electro deposition has been used and studied for decades, its application to Cu damascene wafer processing is only now gaining complete acceptance in the semiconductor industry. The polishing mechanism of Cu-CMP process has been reported as the repeated process of passive layer formation by oxidizer and abrasion action by slurry abrasives. however it is important to understand the effect of oxidizer on copper passivation layer in order to obtain higher removal rate and non-uniformity during Cu-CMP process. In this paper, we investigated the effects of oxidizer on Cu-CMP process regarding the additional volume of oxidizer.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.409-413
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• 2010

실리콘 기판에 GaN 에피성장을 확인하기 위해, P형 Si(100) 기판 전면에 버퍼층으로 10 nm 두께의 코발트실리사이드를 형성시켰다. 형성된 코발트실리사이드 층을 HF로 크리닝하고, PA-MBE (plasma assisted-molecular beam epitaxy)를 써서 저온에서 500 nm의 GaN를 성막하였다. 완성된 GaN은 광학현미경, 주사탐침현미경, TEM, HR-XRD를 활용하여 특성을 확인하였다. HF 크리닝을 하지 않은 경우에는 GaN 에피택시 성장이 진행되지 않았다. HF 크리닝을 실시한 경우에는 실리사이드 표면의 국부적인 에칭에 의해 GaN성장이 유리하여 모두 GaN $4\;{\mu}m$ 정도의 두께를 가진 에피택시 성장이 진행되었다. XRD로 GaN의 <0002> 방향의 결정성 (crsytallinity)을 $\omega$-scan으로 판단한 결과 Si(100) 기판의 경우 2.7도를 보여 기존의 사파이어 기판 정도로 우수할 가능성이 있었다. 나노급 코발트실리사이드를 버퍼로 채용하여 GaN의 에피성장이 가능할 수 있었다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.9-16
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• 1999

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.