• 한국통신학회논문지
• /
• 제25권4B호
• /
• pp.675-682
• /
• 2000

본 논문에서는 ATM 네트워크에서 다양한 멀티미디어 트래픽을 효율적으로 전송하기 위해 동적 우선순위 셀 전송 스케쥴링 기법인 AWRR/DT(Adaptive Weighted Round Robin with Delay Tolerance)를 제안하였다. AWRR/DT는 멀티미디어 트랙픽을 지연 특성에 따라 여러 개의 실시간 클래스와 하나의 비실시간 클래스로 분류하고, 각 클래스의 지연 특성과 입력 트래픽의 양을 고려하여 매 사이클마다 해당 클래스에 적절한 가중치(weight)를 할당 하도록 설계되었다. 또한, 제안한 알고리즘은 셀 폐기 메커니즘을 가지고 있어서 순간적인 서비스 품질(QoS:Quality of Service)열화가 계속 연속적으로 이어지는 현상을 줄여준다. AWRR/DT의 성능을 평가하기 위하여, SLAM II를 이용한 컴퓨터 시뮬레이션을 통해 기존의 스케쥴링 기법들과 평균 지연 측면에서 비교하였다. 그 결과, 제안한 기법이 실시간 트래픽 클래스의 QoS를 만족하면서도 비실시간 트래픽 클래스의 평균 지연을 감소시키 수 있음을 확인하였다.

• 한국통신학회논문지
• /
• 제24권6B호
• /
• pp.1165-1173
• /
• 1999

미래의 다양한 멀티미디어 통신 서비스를 효율적으로 지원하기 위해서는, 최근의 발달된 광통신 기술을 이용하여 현재의 기간망을 확충하거나 재구성할 필요가 있다. 본 논문에서는 차세대 국가 기간망으로 사용될 WDM 전광전달망의 구조를 설계하였다. 전달망을 설계하기 위하여 전국을 6개의 광역 중계국으로 구분하여 각 도시별 인구수, 광역 지역간의 거리, 그리고 각 광역 그룹의 평균 1인당 생산액에 기초한 PDG (Population-Distance-Gross Group Products) 트래픽 모델에 기초하여 6개의 광역 중개국 노드들을 연결하는 전광 전달망에서 링크 용량을 예측하여 전광 전달망에의 설계에 반영하였다. 제안된 기간망의 성능 특성을 분석하기 위하여 SLAM II를 이용하여 시뮬레이터를 구성하였다. 시뮬레이션을 통한 기간망의 성능특성 분석 결과는 2000 년대의 다양한 통신 서비스를 효율적으로 수용할 수 있음을 보여준다. 본 연구 결과는 향후 WDM 전광 전달망의 구축 시 활용될 수 있을 것으로 기대된다.

• 한국통신학회논문지
• /
• 제22권4호
• /
• pp.855-869
• /
• 1997

In this paper, we proposed two kids of dynamic priority control mechanisms controlling the cell service ratio in order to improve the QOS(Quality of Service). We also analyse theoretically the characteristics of cell loss probability and mean cell delay time by applying the proposed priority control mechanisms to ATM switch with output buffer. The proposed priority control mechanisms have the same principles of storing cells into buffer but the different principles of serving cells from buffer. The one is the control mechanism controlling the cell service ratio according to the relative cell occupancy ratio of buffer, the other is the control mechanism controlling the cell service ratio according to both the relative cell occupancy ratio of buffer and the average arrival rate. The two service classes of our concern are the delay sensitive class and the loss sensitive class. The analytical results show that the proposed control mechanisms are able to improve the QOS, the characteristics of cell loss probability and mean cell delay time, by selecting properly the relative cell occupancy ratio of buffer and the average arrival rate. conventional DLB algorithm does not support synchronous cells, but the proposed algorithm gives higher priority to synchronous cells. To reduce synchronous cell loss rate, the synchronous cell detector is used in the proposed algorithm. Synchronous cell detector detects synchronous cells, and passes them cells to the 2nd Leaky-Bucket. So it is similar to give higher priority to synchronous cells. In this paper, the proposed algorithm used audio/video traffic modeled by On/Off and Two-state MMPP, and simulated by SLAM II package. As simulation results, the proposed algorithm gets lower synchronous cell loss rate than the conventional DLB algorithms. The improved DLB algorithm for multimedia synchronization can be extended to any other cells which require higher priority.

• 한국시뮬레이션학회:학술대회논문집
• /
• 한국시뮬레이션학회 1992년도 제2회 정기총회 및 추계학술 발표회 발표논문 초록
• /
• pp.2-2
• /
• 1992

최근 여러 분야에서 컴퓨터의 용도가 확산되고 더 높은 computing power에 대한 요구가 증가함에 따라, 컴퓨터의 성능을 향상시키기 위하여 프로세서의 고속화와 함께 시스템 구조의 개선을 위한 많은 연구가 진행되고 있다. 한 시스템내에 여러 개의 CPU들이 존재하는 다중프로세서 시스템(multiprocessor system) 구조를 가진 슈퍼미니급 중형 컴퓨터들은 상호연결망으로서 버스(bus) 방식을 많이 채택하고 있다. 버스 구조는 하드웨어가 간단하여 구현이 용이하지만, 여러 개의 시스템 지원들(프로세서들, 기억장치 모듈들 및 입출력 모듈들)이 버스를 공유하기 때문에 경합으로 인한 지연 시간이 발생하게 된다. 이러한 지연 시간으로 인한 성능 저하를 개선하는 방법으로는 버스 수의 증가와 최적 통제 프로토콜의 설계가 있다. 본 연구에서는 여러 개의 버스를 가진 다중프로세서 시스템에서 4가지 대표적인 버스 중재 프로토콜들에 대해 성능을 분석, 비교하여 최적 프로토콜을 제시하고자 한다. 이러한 대규모 하드웨어에 의하여 구현되는 시스템에서 주요 설계 요소들에 따른 시스템 성능 분석과 비교는 설계 단계에서 필수적인 과정이다. 그러나 하드웨어를 만들어서 분석하는 방법은 시간과 비용이 많이 소요되기 때문에 소프트웨어 시뮬레이션 방법이 널리 사용되고 있다. 본 연구팀에서는 시뮬레이션 전용언어인 SLAM II를 이용하여 다중프로세서 시스템의 시뮬레이터를 개발하고, 버스중재 프로토콜(bus arbitration protocol)을 용이하게 변경할 수 있도록 하여 각각의 성능을 비교하였다. 이 연구에서 비교된 프로토콜들은 고정-우선순위 방식(fixed-priority scheme), FIFO(first-in first-out) 방식, 라운드-로빈 방식(round-robin scheme), 및 회전-우선순위 방식(rotating-priority scheme) 등이다. 실험은 시스템의 주요 요소들인 프로세서와 기억장치 모듈 및 버스의 수들을 변경시킴으로써 다양한 시스템 환경에 대한 분석을 시도하였다. 작업 부하가 되는 기하장치 액세스 요구간 시간가격(inter-memory access request time interval)은 필요에 따라서 고정값 또는 확률 분포함수를 사용하였다. 특히, 실행될 프로그램의 특성에 따라 각 프로토콜의 성능이 다르게 나타날 수 있음을 검증하였으며, 기억장치의 지역성(memory locality)에 대한 프로토콜들의 성능도 비교하였다.

• 한국통신학회논문지
• /
• 제18권1호
• /
• pp.57-68
• /
• 1993

본 논문에서는 pended 프로토콜을 가지는 HiPi버스와 다중 캐쉬 메모리를 사용하는 멀티프로세서 시스템을 기술하고, 캐쉬 코히어런스 프로토콜에 따라 프로세서의 효율 측면에서 시스템의 성능을 평가하였다. HiPi 버스는 ETRI에서 개발된 행정전산망용 주전산기인 TICOMII의 공유 버스로 사용되기 위하여 개발되었다. HiPi버스는 고속의 데이타 전송 능력을 가지고 있으나, 캐쉬 간의 데이타 전송을 허용하지 못하는 단점을 가지고 있다. 캐쉬 간의 데이타 전송이 전체 시스템의 성능에 미치는 영향을 측정하고, HiPi버스에 적합한 캐쉬 코히어런스 프로토콜을 선택하기 위하여 두가지 시뮬레이션을 실시하였다. 첫째, HiPi 버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 각각으니 프로토콜은 상태 천이도록 나타내었으며, Markov정적 상태도를 이용하여 각 상태의 확률 갑을 구하였다. 각 상태의 확률은 시뮬레이션에서 입력 값으로 사용되었고, 모델링과 시뮬레이션은 SLAMII심볼과 언어를 사용하였다. 둘째, 캐쉬 간의 데이타 전송을 갖는 HiPi버스를 제안하였고, 제안된 HiPi버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 고려된 캐쉬 코히어런스 프로토콜은 Write-through, Write-once, Berkely, Synapse. Illinois, Firefly, Dragon이다.