• 한국전자파학회논문지
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• 제17권2호
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• pp.198-206
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• 2006

데이터 통신용 400 MHz ISM 대역 송${\cdot}$수신기를 설계하였다. 전파 법규의 8.5 kHz 이하 점유 주파수 대역폭을 만족하기 위해 GFSK 변조 방식을 이용하였고, 8051 CPU에 통신 프로토콜을 이식하여 데이터를 송${\cdot}$수신하였다. 제작된 송${\cdot}$수신기는 ${\pm}3\;kHz$이하의 주파수 변조도와 20 dB의 SINAD에서 -107 dBm의 감도를 나타내었으며, 인접 채널 평균 전력을 -60 dBc 이하로 전파 법규를 만족하였다. 제작된 송수신기의 BER 특성은 입력 신호 전력이 -110 dBm에서 $1.8{\times}10^{-3}$, -106 dBm 이상일 경우 0으로 측정되었다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.10-17
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• 1999

본 논문에서는 MOS 트랜지스터로만 이루어진 CMOS IADC(Current-mode Analog-to-Digital Converter)를 설계하였다. 각 단은 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀로 구성되었다. 비트 셀 전단은 CFT(Clock Feedthrough)가 제거된 9-비트 해상도의 차동 CSH를 배치하였고, 각 단 비트 셀의 ADSC(Analog-to-Digital Subconverter)는 2개의 래치 CCMP로 구성되었다. 제안된 IADC를 현대 0.65 ㎛ CMOS 파라미터로 ACAD 시뮬레이션 한 결과, 20 Ms/s에서 100 ㎑의 입력 신호에 대한 SINAD(Signal to Noise-Plus-Distortion)은 47 ㏈ SNR (Signal-to-Noise)는 50 ㏈(8-bit)을 얻었고 35.7 ㎽ 소비전력 특성을 나타냈다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.173-176
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• 2005

본 연구는 2005. 7. 1 시행 공포된 전파법 시행령 개정안 내용 중 전력선통신설비의 주파수 대역이 9kHz${\sim}$450kHz에서 그 상한선 범위가 30MHz까지 확대 시행됨과 관련하여 전력선통신설비가 단파대 무선통신에 혼신을 야기할 수 있음에 따라 그 영향여부를 평가하는 방법을 제시하고 향후 전력선통신설비를 운용함에 있어서 단파대 무선통신에 영향을 회피하기 위한 대책방안을 제안하는데 있다. 전력선통신의 운용주파수 확대와 관련하여 정보통신부 전파연구소에서 전력선통신이 단파대 무선통신의 혼신여부에 대하여 측정 관찰해 왔으며 그 간섭정도를 판단하기 위해 노력해 왔다. 본 연구에서는 전파수신기, 신호발생기 및 SINAD(Signal to Noise and Distortion) Meter를 사용한 측정방법을 제시하고 있으며 이는 무선(RF : Radio Frequency) 환경에 적합한 측정방법으로 기존의 EMC(electromagnetic compatibility) 환경에 의한 한계를 극복할 수 있다. 또한, 본 연구에서는 전력선통신설비가 단파대 해상이동통신에 영향을 최소화하기 위하여 보호구역을 설정 또는 해당 주파수에 대하여 운용금지하는 방안을 제시함으로써 무선통신환경을 보호하는데 그 목적이 있다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.839-843
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• 2005

본 논문에서는 VHF 송수신기 셋트에 쉽게 장착할 수 있는 해상용 광대역 수신증폭기를 소형 경량, 저비용으로 제작하여 전반적인 수신기의 수신성능을 개선하고자 한다. 제작된 수신 증폭기는 140MHz $\~$ 170MHz 주파수 대역에서 3dBm 정도의 수신감도를 개선하는 특성을 나타내었다. 따라서 VHF대역을 이용하는 통신장비를 더욱 효율적으로 사용가능하며, 양질의 원거리통신이 가능하기 때문에 활용도가 매우 높을 것으로 사료된다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권7호
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• pp.2891-2903
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• 2020

Phase-generated carrier (PGC) demodulation algorithm is the main demodulation methods in Fiber-optic interferometric sensors (FOISs). The conventional PGC demodulation algorithms are influenced by the carrier phase delay between the interference signal and the carrier signal. In this paper, an automatic carrier phase delay synchronization (CPDS) algorithm based on orthogonal phase-locked technique is proposed. The proposed algorithm can calculate the carrier phase delay value. Then the carrier phase delay can be compensated by adjusting the initial phase of the fundamental carrier and the second-harmonic carrier. The simulation results demonstrate the influence of the carrier phase delay on the demodulation performance. PGC-Arctan demodulation system based on CPDS algorithm is implemented on SoC. The experimental results show that the proposed algorithm is able to obtain and eliminate the carrier phase delay. In comparison to the conventional demodulation algorithm, the signal-to-noise and distortion ratio (SINAD) of the proposed algorithm increases 55.99dB.

• 한국정보통신학회논문지
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• 제10권2호
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• pp.250-256
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• 2006

본 연구는 2005.7.1 시행 공포된 전파법 시행령 개정안 내용 중 전력선통신설비의 주파수 대 역이 $9kHz{\sim}450kHz$에서 그 상한선 범위가 30MHz까지 확대 시행됨과 관련하여 전력선통신설비가 단파대 무선통신에 혼신을 야기할 수 있음에 따라 그 영향여부를 평가하는 방법을 제시하고 향후 전력선통신설비를 운용함에 있어서 단파대 무선통신에 영향을 회피하기 위한 대책방안을 제안하는데 있다. 전력선통신의 운용주파수 확대와 관련하여 정보통신부 전파연구소에서 전력선통신이 단파대 무선통신의 혼신 여부에 대하여 측정 관찰해 왔으며 그 간섭정도를 판단하기 위해 노력해 왔다. 본 연구에서는 전파수신기, 신호발생기 및 SINAD(Signal to Noise and Distortion) Meter를 사용한 측정 방법을 제시하고 있으며 이는 무선(RF : Radio frequency) 환경에 적합한 측정 방법으로 기존의 EMC(electromagnetic compatibility) 환경에 의한 한계를 극복할수 있다. 또한, 본 연구에서는 전력선통신설비가 단파대 해상이동통신에 영향을 최소화하기 위하여 보호구역을 설정 또는 해당 주파수에 대하여 운용금지하는 방안을 제시함으로써 무선통신환경을 보호하는데 그 목적이 있다 하겠다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.261-264
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• 2005

본 논문에서는 VHF 송수신기 셋트에 쉽게 장착할 수 있는 광대역 수신증폭기를 소형 경량, 저비용으로 제작하여 전반적인 수신기의 수신성능을 개선하고자 한다. 제작된 수신 증폭기는 140MHz ${\cdot}$ 170MHz 주파수 대역에서 3dBm 정도의 수신감도를 개선하는 특성을 나타내었다. 따라서 VHF대역을 이용하는 통신장비를 더욱 효율적으로 사용가능하며, 양질의 원거리통신이 가능하기 때문에 활용도가 매우 높을것으로 사료된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.