• TTA 저널
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• 통권67호
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• pp.122-124
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• 2000

• 정보보호학회논문지
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• 제18권6A호
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• pp.17-25
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• 2008

차분 전력 분석 공격[8]은 암호시스템에 대한 강력한 부채널 공격 방법 중의 하나이며 마스킹 방법[10]은 이러한 차분전력 분석 공격에 대한 알고리즘적인 대응 기법의 하나로 잘 알려져 있다. 그러나 마스킹 방법을 산술 덧셈기와 같은 비선형 함수에 적용하는 것은 쉽지 않다. 본 논문은 이러한 마스킹 방법을 산술 덧셈기에 효율적으로 적용하는 새로운 방법을 제안한다. 이를 위해서 본 논문은 먼저 기본 논리 게이트 (AND, OR, NAND, NOR, XOR, XNOR, NOT)에 마스킹 방법을 적용하는 방법을 먼저 제안하고 이러한 기본 게이트들의 조합으로 산술 덧셈기를 구성함으로써 산술 덧셈기에 적용 가능한 새로운 마스킹 방법을 제시한다. 제안된 방법의 응용으로서 본 논문은 SEED 블록 암호 알고리즘과 SHA-1 해쉬 함수를 차분 전력 분석 공격에 안전하게 구현하는 방법과 그 상세한 하드웨어적인 구현 결과를 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.845-848
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• 2003

정보화 사회가 됨에 따라 정보의 중요성과 함께 역기능으로 인한 부작용 또한 갈수록 심각해질 수 있으며 이에 따라 정보보호 요구가 크게 늘어나고 있고 관련 정보보호제품의 수요증가가 예상되고 있다. 한편 선진각국은 OECD, APEC 등 다자간 협의를 통하여 정보 시스템의 안전과 암호정책에 관한 논의를 활발히 진행 중에 있어, 조만간 정보보호제품도 통상문제로 제기될 가능성이 다분하다. 그러나 국내 정보보호산업이 취약한 상태에 있고 정보보호의 특성상 정보보호 제품의 해외시장 의존은 바람직하지 않을 것이며 독자적인 기술력의 제품개발이 필수 불가결할 것으로 생각된다. 본 논문에서는 공중전화망(PSTN)의 전화 정보보호를 위한 디지털 보안전화기(이하 텔레가드폰)를 제안하고 이를 설계 및 구현하였다. 본 연구에서 제안한 디지털 보안전화기는 음성을 저속 압축 디지털 코드로 변환하고, 이에 국내 128 비트 블록 정보보호 알고리즘의 표준으로 정해진 SEED를 적용하여 안전한 통신이 가능하도록 하였다. 뿐만 아니라 키 복구 기능이 구현하여 개발된 시스템이 합법적 암호 접근을 허용하도록 하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 하계종합학술대회논문집
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• pp.345-348
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• 2000

본 논문에서는 현재 우리나라 전자상거래 표준인 SEED 암호화 알고리즘을 하드웨어로 구현하였다. 이 암호화 프로세서는 유연성과 하드웨어 면적을 줄이기 위해 파이프라인이 없는 1 unrolled loop 구조를 사용하였다. 그리고 ECB, CBC, CFB, OFB의 4가지 모드를 모두 지원할 수 있도록 하였다. key computation은 오버헤드를 감소시키도록 precomputation 기법을 사용하였다. 또한, 데이타 입ㆍ출력 시 증가되는 처리시간을 제거하기 위하여 외부 입ㆍ출력 레지스터와 data 입ㆍ출력 레지스터를 분리하여 데이타 입ㆍ출력 연산이 암호 프로세서의 암호화 연산과 병행하여 처리되도록 하였다. 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 기술을 사용하여 검증하였고 gate수는 대략 29.3K gate 정도가 소요되었으며, 100 MHz ECB 모드에서 최고 237 Mbps의 성능을 보였다.

• 대한토목학회논문집
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• 제41권3호
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• pp.289-296
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• 2021

국내 건설산업은 에너지와 자원의 사용 및 오염물질 배출과 같은 환경 부담을 줄이고 쾌적한 환경을 조성하기 위한 목적으로 건축물의 환경성을 평가하는 녹색건축 인증제도를 시행하고 있다. 하지만 인증획득 절차의 시간이 오래 걸리고 과정이 복잡하며 인증 항목별로 자재의 경제성을 고려할 수 없는 점으로 인해 실무에서는 인증에 어려움을 겪는 문제점이 있다. 따라서 본 연구에서는 녹색건축인증의 문제점을 해결하기 위해 녹색건축 인증제도 인증 항목 중 실내공기 오염물질 저방출 제품의 적용을 그 대상으로 하고 생애주기비용 개념을 고려하여 자재 데이터베이스를 구축하였으며 경제성 평가의 최적화 기법으로는 유전 알고리즘을 활용하여 최적의 자재를 선정할 수 있는 경제성 평가모델을 개발하였다. 이를 실제 비주거용 건축물 사례에 적용하여 기존 비용과 비교한 결과 평균 74.5 %의 비용 절감률을 나타내어 본 모델을 녹색건축인증에서 경제적 효율성이 있는 도구로써 활용 가능할 것으로 판단된다.

• 정보보호학회지
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• 제12권3호
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• pp.77-86
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• 2002

본고에서는 현재 추진중이거나 추진된 표준 암호알고리즘 공모사업에 대한 추진체계 및 현황을 파악한다. 또한 등록방식에서 공모방식으로 전환된 ISO/IEC 국제표준 선정방식의 전환 배경을 살펴보고, 현재 ISO/IEC 국제표준 후보로 제안되어 심의 중에 있는 블록암호 알고리즘 SEED의 표준화 현황을 파악한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.494-496
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• 1998

이 논문은 안전한 통신을 보장하고, 전자결재 기능을 제공하는 SEED(Secure Environment for Exchanging Digital Signatures)의 설계 구현에 대해 기술한다. SEEDS는 일반 기업이나 단체에서 근거리망을 통해 서류를 결재하고 교환하는데 개발된 전자결재스템이다. 따라서 SEEDS는 사무환경 특성에 적합한 시스템 구조와 암호화 알고리즘을 기반으로 하는 중재결재 방식을 사용하며, 결재된 서류뿐만 아니라 통신 메시지의 보안을 위해 새롭게 개발한 키 교환 메시지 전송 프로토콜을 사용한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.165-168
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• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.886-888
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• 2003

본 논문에서는 한국 정보보호진흥원에서 개발한 128 비트 블록 암호 알고리즘인 SEED를 VHDL로 설계하였으며, FPGA의 구현으로 성능 분석을 하였다. 암호화 과정에서의 라운드 키 생성과정을 복호화 과정에서도 동일하게 적용한 수 있게 설계하여 처리속도를 향상시켰고 라운드키 생성과정과 F 함수에서 사용되는 5개의 G함수를 하나의 G함수로 공유하여 게이트 수를 감소시켰다. Xilinx사의 Virtex XCV300 FPGA에 구현하였으며 합성결과 게이트 수는 10,610 개이고 최대 40MHz에서 동작살털 35.7Mbps로 암호화를 수행 할 수 있다.

• 한국통신학회논문지
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• 제25권9B호
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• pp.1609-1617
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• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 설계하였다. 속도 와 면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운도로 나누고, 클럭마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 그리고 데이터의 외부 입출력 동작에 따른 성능 저하 문제를 제거하기 위해, 암호 보조 프로세서의 암.복호 동작과 데이터의 입출력 동작을 병렬로 수행하는 방식을 사용하였다. 설계한 암호 보조 프로세서는 $0.25{\mu}m$ CMOS 공정으로 설계되었으며, 설계된 회로는 약 29,300개의 게이트로 구성되며, 100 Mhz 동작 주파수와 ECB 동작 모드 조건에서 약 237 Mbps의 암.복호율의 성능을 얻을 수 있었다.