• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 Proceedings ICPE 01 2001 International Conference on Power Electronics
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• pp.22-25
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• 2001

A new mesh-topology model of IGBT is presented. It can be applied to the research of IGBT's static and dynamic latch-up (du/dt latch-up, overheat latch-up, overload latch-up, overvoltage latch-up) as well as the switching on-off behavior of the device. The overcurrent latch-up is analyzed.

• 한국통신학회논문지
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• 제33권11C호
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• pp.963-969
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• 2008

본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100MHz 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100MHz에서의 전력소모는 282mW이다. 입력 주파수 1.6MHz, 30MHz에서의 SFDR은 각각 35.027dBc, 31.253dBc이며, 4.8비트, 4.2비트의 ENOB를 나타내었다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.18-24
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• 2011

DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 $2^n$ Register 블록을 $2^n$ S-R latch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20kHz, 샘플링 주파수 2.56MHz에서 0.1% DAC 단위 요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr. 수를 줄일 수 있었다.

• 전기학회논문지P
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• 제59권4호
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• pp.401-404
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• 2010

In multibit Sigma-Delta Modulator, DWA(Data Weighted Averaging) among the DEM(Dynamic Element Matching) techniques was widely used to get rid of non-linearity that caused by mismatching of unit capacitor in feedback DAC path. this paper proposed the improved DWA architecture by adjusting clock timing of the existing DWA architecture. 2n Register block used for output was replaced with 2n S-R latch block. As a result of this, MOS Tr. can be reduced and extra clock can also be removed. Moreover, two n-bit Register block used to delay n-bit data code is decreased to one n-bit Register. In order to confirm characteristics, DWA for the 3-bit output with the proposed DWA architecture was designed on 0.18um process under 1.8V supply. Compared with the existing architecture. It was able to reduce the number of 222 MOS Tr.

• 전자공학회논문지
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• 제53권7호
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• pp.27-38
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• 2016

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

• 전자공학회논문지SC
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• 제45권3호
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• pp.51-58
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• 2008

본 논문은 반도체를 이용한 열화방지형 파워폴딩 제어기 설계에 관한 연구이다. 파워기술은 자동차용 사이드 미러 접이 콘트롤러, 와이퍼 콜트롤러, 안테나 콘트롤러, 파워윈도우 콘트롤러 등에 사용되고 있는 모터제어기술로 기존의 제어 방식은 DC 모터, 스위칭 소자 그리고 Relay 등을 조합한 방식을 채택하고 있다. 그러나 이러한 방식은 동작에 대한 신뢰성 및 내구성, 노이즈 등의 문제점을 극복하는데 한계를 갖고 있다. 따라서 본 논문에서는 모터의 동작을 감시하기 위한 방법으로 부하감지부에서 Motor의 Brush Noise를 감지하도록 하였고, R, C 충 방전 시정수에 의한 정밀시간 제어 방법으로 모터의 열화현상을 최소화하였다. 그리고 스위칭 소자로 반도체 소자인 MOSFET를 사용함으로써 동작의 안정성과 수명의 한계를 극복할 수 있는 제어장치를 설계하였다. 연구결과 모터의 반복 동작시간, Cut-off Time, 동작전압 범위, 전원 발생 노이즈 등에서 최대 11배 이상 향상된 효과를 얻을 수 있었다.