• 한국정보기술응용학회:학술대회논문집
• /
• 한국정보기술응용학회 2005년도 6th 2005 International Conference on Computers, Communications and System
• /
• pp.195-198
• /
• 2005

UWB is the most spotlighted wireless technology that transmits data at very high rates using low power over a wide spectrum of frequency band. UWB technology makes it possible to transmit data at rate over 100Mbps within 10 meters. To preserve important header information, MBOFDM UWB adopts Reed-Solomon(23,17) code. In receiver, RS decoder needs high speed and low latency using efficient hardware. In this paper, we suggest the architecture of RS decoder for MBOFDM UWB. We adopts Modified-Euclidean algorithm for key equation solver block which is most complex in area. We suggest pipelined processing cell for this block and show the detailed architecture of syndrome, Chien search and Forney algorithm block. At last, we show the hardware implementation results of RS decoder for ASIC implementation.

• 전자공학회논문지C
• /
• 제34C권11호
• /
• pp.39-46
• /
• 1997

In this paper, we propose an area-efficient architecture of a reed-solomon (RS) decoder/encoder for digital VCRs. The new architecture of the decoder/encoder targeted to reduce the circit size and decoding latency has the following two features. First, area-efficeincy has been significantly improved by sharing a functional block for encoding, modified syndrome computation, and erasure locator polynomial evaluation. Second, modified euclid's algorithms has been implemented by using a new architecture. Experimental results have showed that the decoder/encoder designed by using the proposed method has been implemented with 25% smaller sie over straight forware implementation based on the conventional method [1] and the decoding latency has been reduced.

• 대한전자공학회논문지SD
• /
• 제46권11호
• /
• pp.48-55
• /
• 2009

본 논문에서는 차세대 100-Gb/s급 광통신 시스템을 위한 3-병렬 Reed-Solomon (RS) 디코더 기반의 고속 Forward Error Correction (FEC) 구조를 제안한다. 제안된 16채널 RS기반 FEC 구조는 4개의 신드롬 계산 블록이 1개의 Key Equation Solver (KES) 블록을 공유하는 3-병렬 4채널 RS 기반 FEC 구조 4개로 구성되어 있다. 제안하는 100-Gb/s RS 기반 FEC는 1.2V의 공급전압의 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 구현 결과 제안된 RS기반 FEC 구조는 300MHz의 동작 주파수에서 115-Gb/s 의 데이터 처리율을 가지며, 기존의 RS 기반 FEC 구조에 비해 높은 데이터 처리율과 낮은 하드웨어 복잡도를 보여주고 있다.

• 대한전자공학회논문지SD
• /
• 제43권4호
• /
• pp.38-48
• /
• 2006

본 논문에서는 DMB(Digital Multimedia Broadcasting) 단말기에서 사용하기 위하여 유클리드(Euclid) 알고리즘 기반의 RS(255,239,t=8) 복호기를 설계하였다 DMB는 휴대 단말기 상에 방송서비스 제공이 목적이므로 사용된 RS 복호기는 면적이 작아야 하며 실시간처리를 위해 복호 지연시간이 짧아야 한다. 두 조건을 만족시키기 위해 에러의 위치 및 크기를 찾는 방법으로 유클리드 알고리즘을 수정하여 사용하였다. 유클리드 알고리즘 상에서 유한체 나눗셈 연산을 위해 사용하는 Inverse ROM을 17 클럭을 소모하는 나눗셈기로 대체하여 면적을 줄였으며, 유한체 나눗셈기로 인한 지연 시간을 줄이기 위해 차수 연산 없이 유클리드 알고리즘의 동작 제어가 가능한 수정된 유클리드 알고리즘을 제안하였다. 제안한 유클리드 알고리즘은 기본 유클리드 알고리즘에 비해 비슷한 지연시간 조건 하에서 면적을 25% 정도 줄일 수 있었다. 삼성 STD130 $0.18{\mu}m$ 표준 셀 라이브러리를 이용하여 Synopsys 상에서 합성한 결과 유클리드 블록은 30,228개의 게이트수를 가지며 288 클럭을 소모하였으며, 전체 RS 복호기의 크기는 약 45,000 게이트였다.

• 인터넷정보학회논문지
• /
• 제10권1호
• /
• pp.1-9
• /
• 2009

본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.

• 대한전자공학회논문지TC
• /
• 제44권3호
• /
• pp.61-67
• /
• 2007

리드솔로몬 복호기에서 4중 오류 이상의 오류치와 위치를 발견해 정정시는 보통 치엔탐색기를 사용한다. 이때 기존의 방법은 회로량이 많고 지연시간이 길어 비효율적이었다. 본 논문에서는 갈로이스 부분장을 이용 이 탐색기를 속도도 빠르고 회로량도 대폭 줄인 새로운 효율적 탐색기회로 설계법을 제시한다. 본 논문에서는 4중 오류위치를 정확히 추출함을 보였으나, 이새 설계된 탐색기회로는 5중이상의 오류위치도 정확히 찾을 수 있는 설계이다. 새로운 회로는 정확히 오류위치를 발견할 수 있음이 예를 통해 검증되었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
• /
• pp.245-248
• /
• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1999년도 하계학술대회 논문집 G
• /
• pp.3212-3214
• /
• 1999

RS(Reed-Solomon)부호는 오류 정정을 위한 채널 코딩기법중의 하나로 특히 연집 오류에 대해 강한 특성을 갖고 있으며, CD-P(Compact Disc Player), DAT(Digital Audio Tape). VTR, DVD(Digital Video Disc), 디지탈 TV 디코더등에서 사용되고 있다. 본 논문은 Galois Field, GF[$2^8$]상에서 (204. 188. 8)의 규격을 갖는 디지탈 TV용 RS 복호기의 구현에 관한 연구로 8개의 심볼 오류까지 정정 가능하다. 오증 계산은 16개의 오증 계산셀로 구성되어 지며, 오류 위치 다항식을 계산하는데 있어서는 Berlekamp-Massey 알고리즘을 사용한다. VHDL로 설계되어 Synopsys를 이용하여 검증 및 합성하였다.

• 한국통신학회논문지
• /
• 제11권1호
• /
• pp.53-63
• /
• 1986

본 논문은 코드레이트가 R, 에러 정정 능력이 t일때, R>1/t를 만족하는 비이진 코드의 디코더 설계에 관한 연구이다. 에러 트래핑 디코딩 방식으로 설계하기 위해 카버링 단항식 개념을 도입하였으며, 실제 이를 이용하여 (15, 11) Reed-Solomon코드의 디코더를 구현하였다. 이 디코더 시스템은 Galois Field 곱셈 및 나눗셈 회로를 필요로 하지 않으므로 간단히 구성할 수 있었으며, 마이크로 컴퓨터를 이용하여 실험하였다. 본 연구의 결과로서, 이 디코더는 하나의 코드 위드를 디코딩하는데 60클럭이 소요되었으며 2개의 심볼 에러와 8개의 이진 버스트 에러를 정정할 수 있으며, 성능을 채널 에러 확률이 $5{\times}10^-4$~$5{\times}10^-5$정도일 때 가장 효율적임을 알 수 있었다.

• 한국통신학회논문지
• /
• 제36권10A호
• /
• pp.809-815
• /
• 2011

본 논문에서는 고속 RS(Reed-Solomon) 복호기의 KES(Key Equation Solver) 블록 구현에 ME(Modified Euclidean) 알고리즘을 효율적으로 설계할 수 있는 구조를 제안하고 구현하였다. 제안된 구조에서는 각 PE(Processing Element) 블록을 제어하기 위해 새로운 상대변수를 정의하고 다항식으로 표현함으로써, 입출력 신호가 간단해지고, 차수계산회로가 필요 없기 때문에 회로의 복잡도를 줄일 수 있다. 또한, PE 회로가 오류 정정 능력 t와 무관하기 때문에, t가 증가함에 따라 KES 블록의 하드웨어 복잡도가 선형적으로 증가하는 장점을 가진다. 제안된 구조와 기존의 구조를 비교하기 위해, RS(255,239,8) 복호기에 대한 KES 블록을 구현하고, 0.13um CMOS cell library를 이용하여 합성하였다. 실험 결과로부터, 제안된 구조를 이용하여 적은 gate count로 고속 RS 복호기 구현이 가능함을 알 수 있다.