• 전기전자학회논문지
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• 제18권3호
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• pp.403-408
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• 2014

본 논문은 Varying Interpolator를 개선하여 다수의 Pixel을 한 번에 처리할 수 있는 Rasterizer 구조를 제안한다. 설계한 Rasterizer의 Varying Interpolator는 한 번에 16 Pixel을 처리 할 수 있으며 최대 64개의 색상을 출력으로 가진다. 또한 Rasterizer의 연산을 행렬연산 및 행렬변환으로 구성하여 연산의 중복성을 줄이고 재사용성을 높여 Rasterizer의 처리 속도를 높였다. 제안하는 구조의 Rasterizer 는 기존의 연구와 비교하여 색상 보간은 11%, Rasterizer 전체 처리 속도는 17% 향상된 성능을 보였다.

• 전기전자학회논문지
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• 제21권3호
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• pp.276-279
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• 2017

본 논문에서는 디스플레이 장치의 화면을 픽셀 단위로 구성하는 Rasterizer의 가속화를 위하여 SIMT구조의 GPGPU(General Purpose computing on Graphics Processing Units)를 사용하였다. GPU는 많은 수의 ALU를 가지고 있고, 병렬처리하기 때문에 연산처리가 매우 빠르다. 따라서 본 논문에서는 연산을 순차적으로 수행하는 CPU와 연산을 병렬적으로 수행하는 GPU를 이용하여 3D그래픽스 모델을 생성하는 rasterizer를 구현했다. 한 프레임 생성 시 Intel CPU를 이용한 rasterizer보다 본 논문에서 제안하는 rasterizer가 1.45배 좋은 성능을 확인하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.304-309
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• 2012

최근 디스플레이의 해상도가 높아짐에 따라 그래픽 하드웨어가 처리해야할 데이터량과 연산량이 증가 하고 있다. 특히 레스터라이저의 데이터 처리량이 크게 증가 하고 있다. 본 논문은 높은 해상도의 많은 데이터를 빠르게 처리하기 위하여 레스터라이저를 병렬로 설계 하였다. 본 논문은 레스터라이저의 병렬화를 용이하게 하기 위하여 기존 보간 단계에서 사용하는 Bilinear 알고리즘[1] 대신 삼각형의 무게중심 좌표와 넓이를 이용하는 알고리즘을 사용하였다. 설계한 레스터라이저를 FPGA 환경에서 구현하여 기존 레스터라이저와 비교 검증 하였다. 기존 레스터라이저와 비교 결과 성능이 약 50퍼센트 상승 하였다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.89-96
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• 2007

본 논문은 효율적인 3차원 그래픽스를 위해 컬링과 클리핑을 포함한 래스터라이져를 설계하였다. 제안하는 래스터라이져는 모바일 환경을 위해 구현하였고, 프러스텀 컬링, 백 페이스 컬링, Y축 클리핑, X축 클리핑을 처리한다. 래스터라이져는 트라이 앵글 셋업, 에지 워크, 스팬 프로세서 유닛으로 구성된다. 컬링, 클리핑을 포함한 래스터라이져의 각 유닛으로 설계하였다. 래스터라이져는 16 비트 깊이 값과 16 비트 컬러 값을 갖는 고라우드 쉐이딩을 지원한다. 제안한 래스터라이져는 52M pixels/sec의 처리 능력을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(3)
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• pp.85-86
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• 2001

3D parallel rasterizer on a single chip for high performance generates consistency problem. To solve this problem, 3D parallel rasterizer with consistency buffer Os proposed. This can simultaneously process a plurality of Primitives. Experimental results show 1.1-2.0x speedups using a simple model. This method can achieve high performance and cost effectiveness.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.309-311
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• 2014

타일 기반 렌더링 기법은 화면의 영역을 특정한 사이즈의 타일로 분할하여 한 번에 하나의 타일씩 3D 그래픽 모델을 처리하는 방법으로 3D 그래픽 파이프라인에서 제한된 자원을 효율적으로 활용하기 위하여 사용된다. 본 논문에서는 계층 구조 타일 기반 렌더링 기법의 하위 계층 호출 빈도를 줄여 타일 기반 렌더링의 타일링 속도을 향상 시켰다. 제안하는 Rasterizer의 타일링 속도는 13.030ms로 멀티 소트 타일링의 29.614ms 보다 56%, 기존의 계층적 타일링 기법의 17.208ms 보다 24% 향상된 처리 속도를 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.639-642
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• 2009

고차원적인 멀티미디어 컨텐츠를 처리하는 그래픽 가속기를 설계함에 있어서 쉽고 정확한 하드웨어 검증 환경과 임베디드 장치에서의 성능 평가가 필요하다. 이를 해결하기 위해 시뮬레이션파형 분석을 통한 검증이 아니라 실제 연산된 그래픽 이미지를 확인할 수 있는 소프트웨어 래스터라이저를 설계하였다. 설계한 래스터라이저는 윈도우 기반의 환경에서 C언어를 이용하여 래스터화 각 단계 별로 함수로 구현하고 정점 데이터를 입력하여 결과를 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.221-224
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• 2009

본 논문에서는 OpenVG Specification에서 제안한 파이프라인을 기능별, 혹은 연산별로 그룹화 하여 하드웨어 구현에 적합한 새로운 파이프라인을 제안하였다. 래스터라이저에서는 스캔라인 알고리즘과 엣지 플래그 알고리즘의 장점들을 포함하는 스캔라인 엣지 플래그 알고리즘을 구현하여 적용하였으며, Non-Zero 룰을 만족하기 위해 엣지의 방향에 따라 Winding 횟수를 기록하기 위한 추가 버퍼를 이용하였다. 또한, 래스터라이저는 안티 앨리어싱을 위해 슈퍼 샘플링 과정을 수행한다. 액티브 엣지 생성 시 클리핑을 동시에 수행하여 이후 과정에서의 불필요한 연산을 줄였고, 액티브 엣지들의 정렬을 수행하지 않는 방법을 사용하여 처리 속도를 향상 시켰다. 본 연구에서 설계된 OpenVG Rasterizer는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였다.

• 전기전자학회논문지
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• 제19권4호
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• pp.590-595
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• 2015

본 논문은 타일 기반 레스터라이져에서 연산이 필요하지 않은 하위 계층에 대한 호출을 막아 연산의 효율을 올릴수 있는 계층 구조의 설계를 제안한다. 제안하는 계층 구조는 내외부 판정과 각 하위 계층이 가지는 타일의 최대 좌표값, 최소 좌표값을 이용하여 하위 계층을 3가지 형태로 분류한다. 각 하위 계층이 분류되는 형태에 따라 해당 계층의 연산의 필요 여부를 구분할 수 있으며 연산이 필요하지 않는 하위 계층에 대한 호출을 수행하지 않는 것으로 그래픽 처리과정의 전체 연산량을 줄일 수 있다. 제안하는 구조를 이용하여 하위 계층의 분류를 통해 그래픽 처리의 연산 시간을 줄일 수 있으며 3D 모델을 구성하는 정점의 밀집도가 클수록 높은 효율을 보인다.

• 정보과학회지
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• 제11권6호
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• pp.58-64
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• 1993