• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권2호
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• pp.166-181
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• 2003

최근 인터넷의 급속한 성장으로 Web TV, PDA 및 Web phone과 같은 장치들이 인터넷에 연결되기 시작하고 있다. 그러나, 이러한 장치들은 복잡한 실시간 응용 시스템을 지원하기 위해 RTOS와 같은 실시간 운영체제가 필요로 하게 되었으며, 특히, 내장형 인터넷 응용 시스템을 개발하기 위한 디버거 등과 같은 적절한 도구들의 부족으로 개발하는데 어려움을 겪고 있다. 이에, 본 논문에서는 Qplus-T 실시간 운영 체제 내장형 시스템을 위한 새로운 트레이스포인트 디버깅 도구를 제안하다. 이 도구는 타이밍 트레이스포인트들을 이용하여 실시간 응용 소프트웨어의 디버깅을 쉽게 한다. 전통적인 브레이크포인트 디버거에 비해, 이 트레이스포인트 디버거는 온라인 및 오프라인 분석을 위해 응용 프로그램의 데이터를 동적으로 수집하고 기록하는 기능을 제공한다. 그리고, 응용프로그램의 실행을 멈추거나 원래의 실행 속도에 참견이 거의 없이 실행중인 응용프로그램의 변수들에 새로운 값을 할당해 보기 위한 수단으로도 제공된다. 본 논문에서 제시하는 트레이스포인트 디버거는 Qplus-T 인터넷 응용프로그램과 같은 타겟 실시간 응용 프로그램에 수많은 모니터링 트레이스포인트들을 추가하기 위한 효과적인 방법을 제공하며, 실행 중에 응용프로 그램의 행위를 모니터하고 분석하기 위한 트레이스포인트를 설정할 수 있다. 또한, RTL(Real-Time Logic) 표현을 이용하여 타이밍 문제를 명세화하고 검출할 수 있어 기존 트레이스포인트 디버거와는 다르다.

• 한국정보과학회논문지:시스템및이론
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• 제35권9_10호
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• pp.485-496
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• 2008

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.381-385
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• 2010

최근 고령화 시대에 접하여 독거노인들이 많이 늘고 있다. 독거노인들은 행동이 불편하므로 간호사가 주기적으로 방문하여 건강의 이상 유무를 확인하여야 한다. 그러나 적은 수의 간호사가 많은 노인들을 보살피기에는 많은 어려움이 따른다. 이러한 문제는 원격지에서 노인의 건강정보 데이터 혹은 집안 환경의 데이터를 수집하여 호스트 컴퓨터에 보내는 시스템으로 해결할 수 있다. Ethernet을 이용한 데이터 통신은 원격지에 있는 자료를 원하는 곳에서 쉽게 전송할 수 있는 장점을 갖고 있다. 원격지의 데이터 저장장치는 측정한 데이터를 저장하고. 저장된 데이터를 일정기간 지난 후 Ethernet 통신을 통하여 호스트 DB로 전송한다. 이러한 장치의 소형화를 위해서는 OS-less Embedded Ethernet Server시스템이 되어야 한다. 이 시스템은 단지 H/W만으로 파일을 관리하는 시스템이다. 저장장치는 주로 SD카드를 사용한다. SD카드는 소형이며 저 전력으로 동작한다. 512MB SD 메모리를 사용하였을 때, 매초마다 한 번씩, 약 10바이트의 크기의 온도 값을 저장할 경우 5~6년간의 데이터를 저장할 수 있다. 본 논문에서 W3100A, Atmega128 MCU 이용하여 Embedded Ethernet Server를 구현하였고, SD카드를 이용하여 데이터 저장시스템을 구현하였다. 이 시스템은 저장장치를 제어하는 O/S-less Embedded Ethernet Server로 동작한다. File System과 Storage, Ethernet 구현에 대하여 설명하고, MCU인 Atmega128과 LAN LSI인 W3100A간의 Interface, W3100A와 Phyceiver인 RTL8201간의 Interface, 그리고 MCU와 SD-Card간의 Data I/O 및 File System에 대해 설명하였다. 그리고 실험 장치와 모니터링 결과를 그림으로 보였다.

• 전자공학회논문지
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• 제53권4호
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• pp.37-47
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• 2016

광폭입력함수 전용 멀티플렉서가 슬라이스 구조에 포함되는 상용 FPGA의 현실적 제약 조건을 학계의 대표적 논리 표현 방식인 AIG (And-Inverter Graph)를 근간으로 개발된 FPGA 매핑 알고리즘에 적용하였다. AIG를 LUT (Look-Up Table)으로 매핑할 때 중간 구조로서 컷을 열거하는 데 이들 중에서 멀티플렉서를 인식해 낸 후 이들이 매핑될 때 지연 시간 및 면적을 복잡도 증가 없이 계산하도록 하였다. 이 때 트리 형성 전제 조건인 대칭성과 단수 제약 요건도 검사하도록 하였다. 또한, 멀티플렉서 트리의 루트 위치를 RTL 코드에서 찾아내고 이를 보조 출력 형태로 AIG에 추가하도록 하였다. 이 위치에서 섀넌확장을 통해 멀티플렉서 트리 구조를 의도적으로 합성한 후 최적 AIG에 겹치도록 하는 접근 방법을 최초로 제안하였다. 이때 무손실 합성을 가능하게 하는 FRAIG 방식이 응용되었다. 두 가지 프로세서에 대해 제안된 접근 방법과 기법들을 적용하여 약 13~30%의 면적 감소 및 최대 32%까지의 지연 시간 단축을 달성하였다. AIG 트리에 특정 구조를 의도적으로 주입시키는 접근 방법은 향후 캐리 체인 등에 확장 적용하는 연구가 진행될 것이다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.50-61
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• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.53-60
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• 2009

H.264/AVC 코덱에 사용되는 움직임 추정은 다중 참조 프레임과 다양한 가변 블록을 이용하기 때문에 복잡하고 많은 연산을 필요로 한다. 본 논문에서는 이러한 문제를 해결하기 위해 다중 참조 프레임 선택, 블록 매칭, 블록 모드 결정, 움직임 벡터예측을 고속으로 처리하는 방법을 바탕으로 동작 속도가 빠른 정수 화소 움직임 추정 회로 구조를 제안한다. 또한 부화소 움직임 추정을 위한 고성능 보간 회로 구조도 제안한다. 제안한 회로는 Verilog HDL을 이용하여 RTL로 기술하였고, 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 정수 화소 움직임 추정 회로는 77,600 게이트와 4개의 $32\times8\times32$-비트 듀얼-포트 SRAM으로 구현되었고 최대 동작 주파수는 161MHz이며 D1(720$\times$480)급 칼라 영상을 1초에 51장 까지 처리할 수 있다. 부화소 움직임 추정 회로는 22,478 게이트로 구현되었고 최대 동작주파수 200MHz에서 1080HD(1,920$\times$1,088)급 칼라 영상을 1초에 69장 까지 처리할 수 있다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.82-90
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• 2011

스마트폰을 비롯한 각종 매체가 발전함에 따라 우수한 성능의 부동소수점 연산기 필요성이 점차 증가하고 있다. 이러한 요구에 따라 이 논문에서는 기본이 되는 덧셈/뺄셈 뿐 아니라 기존보다 향상된 곱셈과 비교, 변환 연산을 수행하는 고속의 단정도/배정도 부동소수점 연산기의 설계를 제안한다. 가장 많이 사용하는 덧셈/뺄셈 연산기는 반올림 연산 시에 병렬화 작업을 수행함으로서 최적화를 구현하였다. 그래픽 연산 등에서 복잡한 수의 행렬연산이 많이 사용되는데, 이를 빠르게 계산하기 위해서 곱셈기 대신에 곱셈 후 덧셈을 수행하는 단일 곱셈-누산기(MAF)를 설계하였다. 분기 명령은 프로그램에서 자주 사용하는 명령으로 비교 연산에 의해 분기 조건이 결정되는데 이 논문에서는 파이프라인이 완료되기 전에 수행된 비교연산의 결과값을 바이패싱함으로서 연산의 수행시간을 감소시켰다. 또한 IEEE754-2008 표준에 추가된 변환연산을 포함하여 설계하였다. RTL 설계를 검증하기 위하여 연산기마다 40만개의 테스트 벡터를 가중치 무작위 방식으로 선별하여 시뮬레이션을 수행하였다. 검증 후에는 삼성 저전력 45nm 공정에서 합성을 수행하여 600MHz의 동작 주파수를 만족하였다. 또한 개선된 FPU와 기존의 FPU와 비교하여 면적의 감소를 확인하였다.

• 한국수정란이식학회지
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• 제13권3호
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• pp.301-312
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• 1998

난포액내 함유되어 있는 단백질성분 중에서 sucrose 층으로부터 정자의 swim-up 이동을 자 극하는 성분을 분리하기 위하여 paper chromatography (PC) 및 reverse phase column (RPC) 과 superose column (SC)를 이용한 액체 chromatography의 분리효과를 조사하였던 바 결과는 다음과 같다. 1. Chromatography용 paper로 분리한 각 band 의 성분은 첨가농도가 증가할수록 정자의 이동과 운동을 자극하였으며, 특히 band 1 성분은 정자의 이동을 유의하게 증가시켰다. 그러나, 동일 첨가수준에서 bands 성분의 정자 이동과 운동자극효과는 난포액의 효과에 비하여 유의하게 낮았다. 2. $\mu$RPC를 이용 2~5mm 난포로 부터 분리한 성분중 RT3.33, RT7.00, RTl3.87 및 RTl6.6A 성분은 정자의 이동을 자극하였으나, 자극효과는 매우 적었다. 3. $\mu$RPC를 이용 10mm 난포로 부터 분리한 성분은 정자의 이동과 활력을 자극하지 않았다. 4. SC를 이용 2-5mm 난포로 부터 분리한 성분 중 RVI.35 성분과 RV0.82 성분은 정자의 이동과 운동을 유의하게 자극하였다. 결론적으로 난포액내 정자의 이동과 운동을 자극하는 단백질 성분은 superose column을 이용하여 효과적으로 분리할 수 있으며, 분리된 RVI.35 성분과 RV0.82 성분은 정자의 swim-up 분리를 자극하였다.

• 정보처리학회논문지A
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• 제18A권2호
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• pp.39-44
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• 2011

본 논문은 통합 비디오 코덱에 적용할 수 있는 DCT와 양자화 회로에 대한 고성능 구조를 제안한다. 제안된 구조는 JPEG, MPEG-1/2/4, H.264, VC-1과 같은 동영상 압축 표준들에 사용되는 모든 변환과 양자화에 적용할 수 있다. 통합 DCT 회로 구조를 위해 8x8 DCT의 변환행렬을 재배치하는 순열행렬을 정의하였고 $4{\times}4$ DCT의 변환행렬과 통합하기 위해 $8{\times}8$ 변환행렬을 4개의 $4{\times}4$ 변환행렬로 나누었다. $8{\times}8$ DCT는 재배치와 분할된 변환행렬을 기반으로 $4{\times}4$ DCT 연산을 반복하여 수행된다. 구현된 회로는 사용자가 변환 계수를 입력하기 때문에 앞으로 등장할 어떤 종류의 DCT 변환에도 매우 쉽게 확장할 수 있다. DCT 회로의 곱셈기들은 회로 크기를 최소화하기 위해 양자화 회로에서 사용되는 곱셈기들과 공유하였다. 이때, 양자화 회로는 회로 구현에 필요한 자원과 처리 시간의 증가 없이 DCT 회로와 통합된다. 제안된 DCT와 양자화 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다.