• 한국항행학회논문지
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• 제14권2호
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• pp.233-238
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• 2010

본 논문은 고신뢰성 임베디드 시스템의 핵심 부품인 risc 프로세서에 forward 기반의 오류복원 기법을 적용한 fetch redundant risc(FRR) 프로세서와 backward 기반의 오류복원 기법을 적용한 redundancy execute risc(RER) 프로세서를 연구하였다. 제안된 프로세서의 고장감내 성능을 평가하기 위해서 base risc, FRR, RER 프로세서의 SystemC 모델을 제작하고 SystemC 기반 fault injection 기법을 이용하여 오류주입 시험을 수행하였다. 실험결과 세 프로세서의 고장률은 1-bit transient fault를 주입한 경우에는 고장률이 FRR 프로세서는 1%, RER 프로세서는 2.8%, base risc 프로세서는 8.9%로 확인되었으며, 1-bit permanent fault를 주입한 경우 FRR 프로세서는 4.3%, RER 프로세서는 6,5%, base RISC 프로세서는 41%로 확인되었다. 따라서 1-bit 오류가 발생하는 경우에는 FRR 프로세서가 가장 높은 신뢰성을 나타내는 것으로 판명되었다.

• 정보보호학회논문지
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• 제31권3호
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• pp.473-480
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• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권1호
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• pp.1-8
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• 2022

RISC-V는 오픈 소스 명령어 집합 구조로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 파이프라인으로 구성하였고, RISC-V ISA 중 FENCE, EBREAK 명령어를 제외한 32-bit 정수형 ISA 및 인터럽트 처리를 위한 특권 ISA를 지원한다. Vivado Design Suite를 이용하여 합성한 결과 Xilinx Zynq-7000 FPGA에서 1895개의 LUT 및 1195개의 플립플롭을 사용하였고, 0.001W의 전력을 소모하였다. 이를 GPIO, UART, 타이머와 함께 시스템을 구성하여 합성하였고, FPGA 상에서 FreeRTOS를 포팅하여 16MHz에서의 동작을 검증하였다. Dhrystone, Coremark 벤치마크를 통해 성능을 측정하여 목적에 따라 확장 가능한 저전력 고효율 프로세서임을 보였다.

• 한국통신학회논문지
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• 제29권12C호
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• pp.1617-1622
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• 2004

무선단말기용 오디오 복호화기는 무선이동환경의 특성상 낮은 전력소모가 요구된다. 단일 RISC 프로세서를 이용하며 비디오/오디오 신호를 처리하는 기존의 구현은, RISC 프로세서의 연산부담이 과도하여 실시간 밀터미디어 서비스를 지원하기에는 효율적이지 못하고 캐쉬 메모리가 충분하지 않은 경우 잦은 캐쉬-미스로 인하여 전력소비량이 증가하게 된다. 본 논문에서는 무선단말기를 위한 MPEG/Audio 복호화기를 설계하자 MAC 연산에 최적화된 DSP 블록이 내장된 RISC 프로세서를 이용하여 복호화 시스템을 구현하였다. 오디오 복호화 과정을 연산중심부분과 제어중심부분으로 분할하고, 각각 DSP 블록과 RISC 프로세서에 할당하여. 병렬적으로 처리할 수 있도록 알고리듬을 설계하였다. 제안된 시스템은 MP3와 AAC 복호화 과정을 각각 17MHz, 24MHz로 처리한다. 이것은 단일 RISC 프로세서의 구현에 비하여 각각 48%와 40% 감소한 것이다. 오디오 신호처리에 최척화된 DSP 블록이 내장된 RISC 프로세서를 이용하는 것은 자원의 효율적인 이용이 가능하고, 캐쉬 메모리가 크지 않은 휴대용 멀티미디어 시스템에 적합하다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.27-32
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• 2022

RISC-V is an open instruction set architecture (ISA) developed in 2010 at UC Berkeley, and active research is being conducted as a processor to compete with ARM. In this paper, we propose an SoC system including an RV32I ISA-based 32-bit 5-stage pipeline processor and AHB bus master. The proposed RISC-V processor supports 37 instructions, excluding FENCE, ECALL, and EBREAK instructions, out of a total of 40 instructions based on RV32I ISA. In addition, the RISC-V processor can be connected to peripheral devices such as BRAM, UART, and TIMER using the AHB-lite bus protocol through the proposed AHB bus master. The proposed SoC system was implemented in Arty A7-35T FPGA with 1,959 LUTs and 1,982 flip-flops. Furthermore, the proposed hardware has a maximum operating frequency of 50 MHz. In the Dhrystone benchmark, the proposed processor performance was confirmed to be 0.48 DMIPS.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• 한국인터넷방송통신학회논문지
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• 제19권1호
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• pp.239-245
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• 2019

RISC-V는 프로세서의 혁신을 위하여 개방형 표준 협력을 통하여 개발된 무료이며 개방된 명령어집합 아키텍처 프로세서이다. 산업체와 학계의 협동으로 태동한 RISC-V는 프로세서 구조에 새로운 수준의 하드웨어 및 소프트웨어의 자유를 가져다주면서 확장 가능하기 때문에, 향후 50 년의 컴퓨터 설계와 혁신에 견인차 역할을 할 것으로 기대된다. 본 논문에서는 RISC-V가 개발되고 도입됨에 따라, 산술논리, 메모리, 분기, 제어 및 상태레지스터, 환경호출 및 중단점으로 구성된 명령어 아키텍처를 고찰하고 특징을 살펴보았다. 또한 Verilog를 이용하여 설계된 RISC-V 프로세서를 ModelSim으로 모의실행하고 Quartus-II로 합성한 결과, RISC-V의 38 개 명령어를 성공적으로 수행할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.416-420
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• 1999

This paper describes a 32-bit RISC processor, which has instruction level compatibility with the ARM7 microprocessor. The processor is fully synthesizable, and its performance is evaluated based on 0.35-${\mu}{\textrm}{m}$ CMOS library. This paper focuses on the implementation of the processor and the reliable verification strategy ensuring the complete instruction level compatibility. The processor has successfully verified using a FPGA chip.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.603-604
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• 2008

This paper implemented The LED illuminance control IP based on 8bit RISC Processor. 8bit RISC Processor designed hardware interrupts, an interface for serial communications, a timer system with compare-capture-reload resources and a watchdog timer. LED Array consists of Red, Green, Blue, White and Warm White. The illuminance control IP is used to LED Board control with 8bit data.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.931-934
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• 1999

For applications in multimedia to which genuine RISC microprocessors are not suitably applicable, a new generation of fast and flexible microprocessors is required. In this paper, as a technique of integrating DSP functionality in a general RISC processor, a RISC that can execute DSP extension instructions is developed to improve the performance of multimedia application execution. This processor can execute DSP instructions in parallel with the execution of ALU instructions for efficient and fast execution. In addition, the execution ability of integer instructions is improved by enhancing the RISC core itself.