• ETRI Journal
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• 제10권3호
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• pp.49-61
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• 1988

HARP(High-performance Architecture for Risc-type Processor)는 한국전자통신연구소에서 정의한 고유모델의 RISC형 32비트 CPU이다. HACAM(HArp CAche and Mmu)은 HARP의 캐쉬 메모리 및 MMU(Memory Management Unit)를 custom IC로 구현한 VLSI 칩이다. 본 논문에서는 HACAM의 구조 설계에 대해 메모리 구조 및 메모리 관리 방식, 캐쉬 메모리 및 HACAM의 구성 등으로 나누어 설명하고 그 타당성을 논하였다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.24-38
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• 2009

본 논문에서는 OCD(On-Chip Debugger)기반의 프로세서 디버거 구현한 것에 대해서 소개한다. 구현한 디버거는 프로세서 칩 내부에 내장에 내장해서 디버깅 기능을 하는 OCD로직과 심볼릭(Symbolic) 디버깅 기능을 지원하는 GNU 디버거 기반의 소프트웨어 디버거, 그리고 소프트웨어 디버거와 OCD를 연결해주고 고속 디버깅을 지원하는 인터페이스 & 컨트롤(Interface & Control) 블록으로 3개의 기능 블록으로 구성되어 있다. 디버거는 대상 프로세서에 OCD블록을 내장하여 소프트웨어 디버거를 이용해서 C/Assembly 레벨에서 디버깅이 가능하다. 디버깅 시스템(On-Chip Debugging System)은 FPGA로 구현된 32비트 RISC 타입 프로세서 코어에 OCD 블록을 내장해서 소프트웨어 디버거와 인터페이스 & 컨트롤 블록을 연동하여 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.420-435
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• 2001

최근의 멀티미디어의 발달에 따라 범용 프로세서에서 멀티미디어 데이터를 효과적으로 처리하려는 연구가 계속되고 있다. 본 논문에서는 범용 프로세서 안에서 멀티미디어 데이터를 효율적으로 처리할 수 있는 명령어들과 그 프로세서의 구조를 제안하고 이를 HDL(Hardware Description Language)로 행위 레벨에서 기술하고 시뮬레이션 하였다. 제안된 멀티미디어 명령어는 특성에 따라 7개의 그룹에 총 48개의 명령어로 구성되며 64비트 데이터 안에서 각각 8비트의 8바이트, 16비트의 4하프워드, 32비트의 2워드의 subword 데이터들을 병렬 처리한다. 모델링된 프로세서는 오픈 아키텍처(Open Architecture)인 SPARC V.9의 정수연산장치에 기반을 두었으며 하바드 구조를 지닌 5단 파이프라인 RISC 형태이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.321-324
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• 2001

This paper describes a fast and low-power multiplier co-processor architecture for digital signal processing applications and real-time control systems and its use as a multiplier co-processor for a 32-bit RISC microprocessor utilizing its one of the 16 co-processor interfaces. Its architecture adopts various algorithms to reduce the dynamic power and the area as well. The designed multiplier performs 32$\times$32 bit multiplication, and was designed using verilog HDL and 0.35${\mu}{\textrm}{m}$, 3V, 4M CMOS standard cell library. Its target operating speed is 40MHz, area lower than 10000 gate counts, and 10mW/MHz of power.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 심포지엄 논문집 정보 및 제어부문
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• pp.165-167
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• 2006

In this paper we present a new-generation sensor network processor which is not optimized in circuit level, but in system architecture level. The new design build on a conventional processor architecture, improving the design by focusing on application oriented specification, ISA, and micro-architectural optimization that reduce overall design size and advance energy-per-instruction. The design employs harvard architecture, 8-bit data paths, and an compact 19 bit wide RISC ISA. The design also features a unique interrupt handler which offloads periodical monitoring jobs from the main part of CPU. Our most efficient design is capable of running at 300 KHz (0.3 MIPS) while consuming only about few pJ/instruction.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.42-45
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• 2012

A network processor (NP) is an application-specific instruction-set processor for fast and efficient packet processing. There are many issues in compiler's code generation and optimization due to NP's hardware constraints and special hardware support. In this paper, we describe in detail how to resolve the issues. Our compiler was developed on LLVM 3.0 and the NP target was our in-house network processor which consists of 32 64-bit RISC processors and supports multi-context with special hardware structures. Our compiler incurs only 9.36% code size overhead over hand-written code while satisfying QoS, and the generated code was tested on a real packet processing hardware, called S20 for code verification and performance evaluation.

• 전기전자학회논문지
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• 제21권3호
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• pp.185-194
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• 2017

본 논문에서는 다양한 분야와 환경에서 필요에 따라 기능을 쉽게 교환하고 조립이 가능한 모듈형 웨어러블 플랫폼을 제안한다. 제안된 플랫폼은 국내 CPU 코어 기반의 모듈형 플랫폼과 다양한 환경에 빠르게 대응하여 자유롭게 연결 가능한 plug & play 플랫폼으로 구성된다. 설계된 SoC는 32-bit RISC CPU, 32-bit symmetric multi-core processor, 그리고 16-bit DSP (CDSP)로 구성되고 여기에 필요에 따라 센서 모듈과 통신 모듈이 체인 형태로 연결된다. SoC 칩은 130nm 공정으로 개발되었고 온도와 습도 센서를 이용하여 제안된 모듈형 웨어러블 플랫폼의 기능의 동작을 검증하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권6호
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• pp.167-174
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• 2022

PIPO 경량 블록암호는 ICISC'20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR 운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer 함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서 Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기 때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부 정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서 키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.651-654
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• 2005

In this paper, we designed ECC(Elliptic Curve Cryptographic) Processor with Bus-splitting mothod for embedded SoC. ECC SIP is designed by VHDL RTL modeling, and implemented reusably through the procedure of logic synthesis, simulation and FPGA verification. To communicate with ARM9 core and SIP, we designed SIP bus functional model according to AMBA AHB specification. The design of ECC Processor for platform-based SoC is implemented using the design kit which is composed of many devices such as ARM9 RISC core, memory, UART, interrupt controller, FPGA and so on. We performed software design on the ARM9 core for SIP and peripherals control, memory address mapping and so on.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.329-332
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• 2002

The traditional debug tools for chip tests and software developments need a huge investment and a plenty of time. These problems can be overcome by Embedded Debugger based the JTAG boundary Scan Architecture. Thus, the IEEE 1149.1 standard is adopted by ASIC designers for the testability problems. We designed the RED(Reusable Embedded Debugger) using the JTAG boundary Scan Architecture. The proposed debugger is applicable for not a chip test but also a software debugging. Our debugger has an additional hardware module (EICEM : Embedded ICE Module) for more critical real-time debugging.