• ETRI Journal
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• 제11권4호
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• ETRI Journal
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• 제19권3호
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• pp.228-241
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• 1997

In this paper, we present a design of modem and vocoder digital signal processor (DSP) chips for CDMA mobile station. The modem chip integrates CDMA reverse link modulator, CDMA forward link demodulator and Viterbi decoder. This chip contains 89,000 gates and 29 kbit RAMs, and the chip size is $10 mm{\times}10.1 mm$ which is fabricated using a $0.8{\mu}m$ 2 metal CMOs technology. To carry out the system-level simulation, models of the base station modulator, the fading channel, the automatic gain control loop, and the microcontroller were developed and interfaced with a gate-level description of the modem application specific integrated circuit (ASIC). The Modem chip is now successfully working in the real CDMA mobile station on its first fab-out. A new DSP architecture was designed to implement the Qualcomm code exited linear prediction (QCELP) vocoder algorithm in an efficient way. The 16 bit vocoder DSP chip has an architecture which supports direct and immediate addressing modes in one instruction cycle, combined with a RISC-type instruction set. This turns out to be effective for the implementation of vocoder algorithm in terms of performance and power consumption. The implementation of QCELP algorithm in our DSP requires only 28 million instruction per second (MIPS) of computation and 290 mW of power consumption. The DSP chip contains 32,000 gates, 32K ($2k{\times}16\;bit$) RAM, and 240k ($10k{\times}24\;bit$) ROM. The die size is $8.7\;mm{\times}8.3\;mm$ and chip is fabricated using $0.8\;{\mu}m$ CMOS technology.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.340-343
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• 2005

본 논문은 유로 가입자에 대해서 수신이 가능하도록 제한하는 제한수신시스템을 적용한 디지털멀티미디어방송 수신시스템 구현에 관한 연구이다. 이 시스템은 스마트카드와 소프트웨어 기법의 제한 수신시스템을 사용하여 스크램블 된 전송 스트림을 역스크램블 하기 위한 제어단어를 추출하므로 강화된 안전성을 제공한다. H.264의 비디오 데이터 복호화 처리를 위한 DSP와 RISP가 있는 듀얼 프로세서를 사용하여 QVGA의 비디오와 24Khz${\sim}$48Khz의 오디오 방송을 평균 15f/s로 재현이 가능하다. 가입자 정보를 추가한 방송 스트림을 수신하여 제한수신의 동작 상태와 역스크램블 된 스트림을 디코딩하였을 때 정상 가입자에 대한 경우 역스크램블 과정이 정상적으로 수행되었음을 확인할 수 있었다.

• 대한전자공학회논문지SP
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• 제46권3호
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• pp.119-124
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• 2009

본 논문에서는 AMR Core(R)를 이용해서 AMR-WB+ 오디오 부호화기를 실시간 구현하였다. 구현 시 사용된 최적화 방법은 어셈블리어 단계에서 수행되었고, latency를 제거하고 32비트 레지스터를 사용하였다. 구현된 음성 부호화기는 평균 복잡도가 ARM9E 버전에서 인코더 160.76MHz, 디코더 33.05MHz으로 총 193.81MHz로 측정되었다. 사용된 ROM의 크기는 인코더 65.21Kbyte, 디코더 32.01Kbyte, 공통소스 279.81Kbyte이다. 구현된 AMR-WB+ 소스 코드는 3GPP에서 제공하는 테스트 벡터들을 CodeWarrior와 목표 PDA 상에서 모두 bit-exact하게 통과함을 보임으로써 검증되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.724-727
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• 2008

현재까지 이진 덧셈기에 대한 연구는 다양한 방법으로 연구되었다. 비동기식 덧셈기들의 최악 지연시간과 평균 지연시간에 대한 연구에 의하면, 하이브리드 구조의 캐리선택 덧셈기가 리플캐리 덧셈기에 비해 32비트 비동기 RISC 프로세서에서 17%, 64비트 마이크로프로세서에서 23%의 성능 향상을 보였다. RSA와 같이 복잡하고 고성능의 연산을 필요로 하는 프로세서 시스템에서는 가장 기본적인 연산을 수행하는 덧셈기에 대한 최적화가 필수적이다. 현재까지 다양한 구조와 여러 가지 방법으로 덧셈기에 대한 면적과 지연시간에 대한 연구는 덧셈 방식이나 덧셈기 구조에 대한 것이 대부분이었다. 본 논문에서는 자동 합성 측면에서 덧셈기의 성능을 분석하고 설계하였다. 덧셈기를 소그룹으로 나누어 각 소그룹에 대한 크기 차이와 합성 방법에 따라서 구현된 덧셈기들의 성능 및 소요 면적을 분석하여 복잡한 대단위 연산을 요하는 공개키 암호화 프로세서에 적합한 최적화된 덧셈기의 구조를 제안한다.

• 정보처리학회논문지A
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• 제15A권1호
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• pp.61-68
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• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.440-447
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• 2002

본 연구에서는 호흡량 측정에 영향을 주는 요인들로부터 정확한 유량을 산출해내는 방법에 대해 고찰하고, 마취용 인공호흡기에 적용하여 수술환자의 호홉특성을 알아내는 호흡측정기를 구현하였다. 차동압력형 유량센서를 이용하여 압력, 온도, 가스구성의 상관관계에 따라 호흡량을 계측하였으며, 휴대형 기기에 적합하도록 전력 효율을 최대화 할 수 있게 시스템을 설계하였다. 구현 시스템은 크게 아날로그 인터페이스(analog interface)부, 신호처리부, 그리고 화면출력부로 나눌 수 있다. 아날로그 인터페이스부는 차동 압력 유량 센서와 차동 압력 센서로 구성된다. 전력소모를 최소화하기 위하여 여러 가지 기능을 단일소자로 수행할 수 있고, 저전력의 8비트 RISC 계열인 AVR프로세서를 중앙처리장치로 선택하였다. 데이터 전송부에서는 직렬(serial)통신(RS232, SPI)으로 측정된 값들의 출력 파형을 PC화면에 표시하거나 마취기로 전송한다. 차동 압력과 유량의 비선형적 관계를 선형화하였고, 센서 보정 기능은 일정 주기로 보정을 자동적으로 수행함으로써, 보다 안정적인 동작이 가능하게 한다. 아날로그 필터와 고속의 디지털 신호처리 알고리즘 구현으로 생체신호의 노이즈를 줄일 수 있었다. 작고, 가벼우며, 저전력인 시스템의 특징은 응급 환자나 이동중인 환자에게 적용될 수 있으며, 가래, 침, 습기와 같은 이물질에 영향이 적은 유량 센서의 사용으로 점액의 발생이 많은 마취기에서 유용하게 사용될 수 있다.

• Smart Structures and Systems
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• 제6권5_6호
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• pp.731-748
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• 2010

Impact detection and health monitoring are very important tasks for civil infrastructures, such as bridges. Piezoceramic based transducers are widely researched for these tasks due to the piezoceramic material's inherent advantages of dual sensing and actuation ability, which enables the active sensing method for structural health monitoring with a network of piezoceramic transducers. Wireless sensor networks, which are easy for deployment, have great potential in health monitoring systems for large civil infrastructures to identify early-age damages. However, most commercial wireless sensor networks are general purpose and may not be optimized for a network of piezoceramic based transducers. Wireless networks of piezoceramic transducers for active sensing have special requirements, such as relatively high sampling rate (at a few-thousand Hz), incorporation of an amplifier for the piezoceramic element for actuation, and low energy consumption for actuation. In this paper, a wireless network is specially designed for piezoceramic transducers to implement impact detection and active sensing for structural health monitoring. A power efficient embedded system is designed to form the wireless sensor network that is capable of high sampling rate. A 32 bit RISC wireless microcontroller is chosen as the main processor. Detailed design of the hardware system and software system of the wireless sensor network is presented in this paper. To verify the functionality of the wireless sensor network, it is deployed on a two-story concrete frame with embedded piezoceramic transducers, and the active sensing property of piezoceramic material is used to detect the damage in the structure. Experimental results show that the wireless sensor network can effectively implement active sensing and impact detection with high sampling rate while maintaining low power consumption by performing offline data processing and minimizing wireless communication.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.50-61
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• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.