• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 대한전자공학회논문지
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• 제18권1호
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• pp.51-56
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• 1981

양호한 특성의 I2L 구조를 구현하기 위한 새로운 공정을 제안하였다. 이 구조에서는, extrinsic base 의 불순물 농도가 높으며, 또한 collector는 불순물 농도가 낮은 intrinsic base와 self align된다. 제안한 공정에서는 spin-on source를 확산원으로 사용하였고, mask 단계를 줄이기 위하여 열처리로 단단해진 spin-on source를 확산 mask로 사용하였다. 이 공정에 의하여 13단 ring oscil-lator를 포함한 시험소자를 6.5μm의 epi 충을 갖는 n/n+ silicon wafer 상에 제작하였다. 제작한 시험소자의 특성은, collector가 세 개인 I2L의 경우 npn transistor의 상향 전류이득은 최대치가 8이었으며, collector가 하나인 I2L의 속도전력적과 최소 전달 지연시간은 각각3.5 pJ과 50ns 이었다.

• Smart Structures and Systems
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• 제10권3호
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• pp.229-251
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• 2012

Guided waves have shown a great potential for structural health monitoring (SHM) applications. In contrast to traditional non-destructive testing (NDT) methodologies, a key element of SHM approaches is the high process of automation. The monitoring system should decide autonomously whether the host structure is intact or not. A basic requirement for the realization of such a system is that the sensors are permanently installed on the host structure. Thus, baseline measurements become available that can be used for diagnostic purposes, i.e., damage detection, localization, etc. This paper contributes to guided wave-based inspection in anisotropic materials for SHM purposes. Therefore, computational strategies are described for both, the solution of the complex equations for wave propagation analysis in composite materials based on exact elasticity theory and the popular global matrix method, as well as the underlying equations of two active damage localization algorithms for anisotropic structures. The result of the global matrix method is an angular and frequency dependent wave velocity characteristic that is used subsequently in the localization procedures. Numerical simulations and experimental investigations through time-delay measurements are carried out in order to validate the proposed theoretical model. An exemplary case study including the calculation of dispersion curves and damage localization is conducted on an exemplary unidirectional composite structure where the ultrasonic signals processed in the localization step are simulated with the spectral element method. The proposed study demonstrates the capabilities of the proposed algorithms for accurate damage localization in anisotropic structures.

• 한국ITS학회 논문지
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• 제8권2호
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• pp.91-99
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• 2009

본 논문에서는 모바일 와이맥스환경에서 이동성 예측 알고리즘을 이용한 계층 통합적 핸드오버 기법을 제안한다. 예측 알고리즘은 선형 회귀 (Linear Regression) 분석을 사용하며 분석 데이터 수집을 위해 이동 단말의 신호의 세기를 주기적으로 샘플링한다. 예측을 이용하므로 L3 핸드오버 절차를 L2 핸드오버가 시작되기 전에 시작할 수 있으며 따라서 핸드오버 지연시간을 단축할 수 있다. 실험은 WiMAX Forum에서 정의한 경로 손실 모델 (path loss model) 및 시스템 파라미터를 이용하였다. 실험을 통하여 신호의 세기 예측이 정확하게 이뤄질 수 있으며 핸드오버 지연이 줄어드는 것을 확인하였다.

• 한국태양에너지학회:학술대회논문집
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• 한국태양에너지학회 2012년도 춘계학술발표대회 논문집
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• pp.325-330
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• 2012

A single-phase PVPCS(photovoltaic power conditioning system) that contains a single phase dc-ac inverter tends to draw an ac ripple current at twice the out frequency. Such a ripple current may shorten passive elements life span and worsen output current THD. As a result, it may reduce the efficiency of the whole PVPCS system. In this paper, the ripple current propagation is analyzed, and two methods to reduce the ripple current are proposed. Firslyt, this paper presents notch filter with IP voltage controller to reject specific current ripple in single-phase PVPCS. The notch filter can be designed that suppress just only specific frequency component and no phase delay. The proposed notch filter can suppress output command signal in the ripple bandwidth for reducing output current THD. Secondly, for reducing specific current ripple, the other method is feed-forward compensation to incorporate a current control loop in the dc-dc converter. The proposed notch filter and feed-forward compensation method have been verified with computer simulation and simulation results obtained demonstrate the validity of the proposed control scheme.

• 한국소음진동공학회논문집
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• 제26권1호
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• pp.89-96
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• 2016

TDOA(time delay of arrival) position estimate from acoustic measurement of artillery shell impact is studied in order to develop a targeting evaluation system. Impact position is calculated from the intersections of hyperbolic estimates based on the least square Taylor series method. The mathematical process of Taylor series estimation is known to be robust. However, the concern lays with the accuracy because it is sensitive to the bias caused by the randomness of measurement situation. The measurement error typically occurs from the distortion of waveform, change of travelling path, and sensor position error. For outdoor measurement, a consideration should be made on the atmospheric condition such as temperature and wind which can possibly change the trajectories of rays of sound. It produces wrong propagation time events accordingly. Ray tracing and optimization techniques are introduced in this study to minimize the bias induced by the ray of sound. The numerical simulation shows that the atmospheric correction improves the estimation accuracy.

• 전자공학회논문지A
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• 제32A권5호
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• pp.737-748
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• 1995

In this paper, we studyed the variables in the design of multichip memory modules with 4M$\times$1bit DRAM chips to construct high capacity and high speed memory modules. The configuration of the module was 8 bit, 16 bit, and 32 bit DRAM modules with employing 0.6 W, 70 nsec 4M$\times$1 bit DRAM chips. We optimized routing area and wiring density by performing the routing experiment with the variables of the chip allocation, module I/O terminal, the number of wiring, and the number of mounting side of the chips. The multichip module was designed to be able to accept MCM-L techiques and low cost PCB materials. The module routing experiment showed that it was an efficient way to align chip I/O terminals and module I/O terminals in parallel when mounting bare chips, and in perpendicular when mounting packaged chips, to set module I/O terminals in two sides, to use double sided substrates, and to allocate chips in a row. The efficient number of wiring layer was 4 layers when designing single sided bare chip mounting modules and 6 layers when constructing double sided bare chip mounting modules whereas the number of wiring layer was 3 layers when using single sided packaged chip mounting substrates and 5 layers when constructing double sided packaged chip mounting substrates. The most efficient configuration was to mount bare chips on doubled substrates and also to increase the number of mounting chips. The fabrication of memory multichip module showed that the modules with bare chips can be reduced to a half in volume and one third in weight comparing to the module with packaged chips. The signal propagation delay time on module substrate was reduced to 0.5-1 nsec.

• 정보학연구
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• 제6권4호
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• pp.11-23
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• 2003

본 논문에서는 캐리 전파가 없어 고속연산이 가능한 잉여수계를 이용하여 생산자동화 시스템에서 실시간 물체인식을 위한 디지털 뉴런프로세서의 구현방법을 제안하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산부로 구성되며, 설계된 회로는 C언어 및 VHDL로 기술하였고 Compass 툴로 합성하였다. 최종적으로, LG 0.8${\mu}m$ CMOS 공정을 사용하여 Full Custom방식으로 설계를 수행하였다. 실험결과, 가장 나쁜 경로일 경우, 약 19nsec의 지연속도와 0.6ns의 연산속도를 보였고, 기존의 실수 연산기에 비하여 약 1/2배정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 디지털 뉴런프로세서는 실시간 처리를 요하는 생산자동화 시스템의 물체인식 시스템에 적용될 수 있을 것으로 기대된다.

• 한국터널지하공간학회 논문집
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• 제5권3호
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• pp.251-260
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• 2003

터널 발파에 있어서 진동특성을 규명하기 위하여 브이-컷 심발패턴으로 시험발파를 수행하고, '터널 진행방향'과 '터널 진행직각방향'의 두 방향에서 발파진동을 계측하였다. 최대 지발당 장약량을 기준으로 지반의 진동전달 특성을 확인하기 위하여 자승근 환산거리와 삼승근 환산거리로 회귀분석을 수행한 결과 5mm/sec에서 교차점은 35~45m였으며 터널 진행방향에서 측정한 경우가 터널진행직각방향에서 측정한 경우보다 진동수준과 진동감쇠가 더욱 크게 나타났으며, 근거리에서 이루어지는 터널발파의 경우 삼승근 환산거리 방식으로 설계하는 것이 더욱 바람직하였다. 또한 발파가 없었던 시기에 사전균열조사결과에서는 미소량의 균열이 진행되고 있었으며, 공사기간중 균열조사 결과는 옥외구조물의 균열허용기준치 0.33mm대비 51.5~81.8%였다.