• 전자공학회논문지
• /
• 제51권10호
• /
• pp.64-71
• /
• 2014

곱셈기는 멀티미디어 통신 시스템과 같이 다양한 신호처리 알고리즘을 갖는 복잡한 연산을 수행한다. 곱셈기는 상대적으로 큰 전달 지연시간, 높은 전력 소모, 큰 면적을 갖는다. 이 논문은 멤리스터-CMOS 기반의 재구성 가능한 곱셈기를 제안하여 곱셈기 회로의 면적을 줄이고 다양한 응용프로그램에 최적화 된 비트폭을 제공한다. 멤리스터-CMOS 기반의 재구성 가능한 곱셈기의 성능은 1.8 V 공급전압에서 멤리스터 SPICE 모델과 180 nm CMOS 공정으로 검증했다. 검증 결과 제안한 멤리스터-CMOS 기반의 재구성 가능한 곱셈기는 종래의 것과 비교시 면적, 지연시간, 전력소모가 각각 61%, 38%, 28% 개선되었고, twin-precision 곱셈기와 면적 비교에서도 22% 개선되었다.

• 대한의용생체공학회:학술대회논문집
• /
• 대한의용생체공학회 1997년도 추계학술대회
• /
• pp.63-66
• /
• 1997

With the advent of high speed digital signal processing chips, new digital techniques have been introduced to the hearing instrument. This advanced hearing instrument circuitry has led to the need or and the development of new fitting approach. A number of different fitting approaches have been developed over the past few years, yet there has been little agreement on which approach is the "best" or most appropriate to use. However, when we develop not only new hearing aid, but also its fitting method, the intensive subject-based clinical tests are necessarily accompanied. In this paper, we present an objective method to evaluate and predict the performance of hearing aids without the help of such subject-based tests. In the hearing impairment simulation (HIS) algorithm, a sensorineural hearing impairment model is established from auditory test data of the impaired subject being simulated. Also, in the hearing impairment simulation system the abnormal loudness relationships created by recruitment was transposed to the normal dynamic span of hearing. The nonlinear behavior of the loudness recruitment is defined using hearing loss unctions generated from the measurements. The recruitment simulation is validated by an experiment with two impaired listeners, who compared processed speech in the normal ear with unprocessed speech in the impaired ear. To assess the performance, the HIS algorithm was implemented in real-time using a floating-point DSP.

• 센서학회지
• /
• 제12권2호
• /
• pp.88-94
• /
• 2003

근전도는 근육의 수축을 관장하는 신경다발의 전기적 흥분에 의해 생기는 생체전기신호이다. 따라서 근육운동에 따라 발생하는 근전도 신호를 측정, 분석하면 운동기능의 정상여부를 판단할 수 있을 뿐 아니라 사용자의 동작에 의해 컴퓨터나 전자장치를 작동시키는 인간-기계 인터페이스(man-machine interface)용 입력신호로도 사용할 수 있다. 본 연구에서는 사용자의 일상생활에서의 자연스러운 동작과 관련된 근전도 신호를 측정할 수 있는 소형의 무선 생체신호 측정시스템을 개발하였다. 기존의 근전도 측정 시스템에서 전극과 증폭기 사이에 존재하는 전선은 동적잡음의 원인이 되고 사용자의 동작을 방해할 수 있으므로 소형의 증폭회로를 전극 바로 위에 일체형으로 제작하였고 증폭기와 컴퓨터 사이에 무선 데이터 전송을 사용하여 사용자의 일상적인 원활한 동작을 가능케 하였다. 개발된 측정 시스템의 크기는 $60{\times}40{\times}25mm$이고 무게는 100g이다. 개발된 시스템에 대한 성능 평가결과 컴퓨터를 위한 새로운 인터페이스 장치, 운동선수의 훈련결과 분석, 환자의 재활훈련 성과 측정 그리고 가상현실 입력장비 등의 용도로 사용될 수 있음을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
• /
• 제3권9호
• /
• pp.273-278
• /
• 2014

최근 전력의 수요공급 불균형으로 전력사용 피크시간대의 전력사용 강제 제한이 불가피하다. 따라서, 본 논문에서는, 피크전력이 발생하지 않는 시간대의 전기를 저장하고 전력부족이 예상되는 피크전력 시간대에는 저장전력을 공급하는 병렬운전 기기의 회로를 설계하는데 있다. 이 회로설계를 통하여, PRS의 핵심기능인 상용전원과 인버터 발생전원의 병렬연결 운용으로, 상용전원의 피크치 전력을 조절할 수 있었다. 또한 효율을 높이기 위하여 Transless Power Circuit DC-AC 인버터를 개발하였다. 더 나아가, 가변임피던스 제어를 적용하여 무정전 전원장치의 저장전력을 상용전원과 연계함으로써, 기존의 무정전 전원장치에서 구현을 못하고 있는 저장전력 사용시간을 획기적으로 늘릴 수 있는 기술구현 가능성을 입증하였다.

• 한국전자통신학회논문지
• /
• 제14권3호
• /
• pp.619-626
• /
• 2019

나노 공정기술을 이용한 반도체 및 회로기술의 발전은 의료용 삽입형 기기(MID)의 소형화, 감도, 수명, 신뢰성을 더욱 향상했지만, 최근 MID의 지속적인 동작을 위한 전원의 지속적인 제공 여부가 중요한 도전과제 중 하나이다. 이러한 이유로 신체 내에서 다양한 생체 역학 에너지를 활용하는 자체 전원 이식형 의료기기가 최근에 많이 연구되고 있다. 본 논문에서는 TENG를 이용한 자가발전을 통해 재충전이 가능한 심장박동기를 개발하였다. 그리고 우리는 대형동물의 동작에 따라 삽입된 심장박동기에 내장된 TENG의 발전을 검증하였다. 동물의 움직임으로부터 수집되는 전력은 2.47V로 심장박동기에 센싱을 위해 필요한 전압(1.35V)보다 높은 전원을 획득할 수 있었다.

• 대한전자공학회논문지TC
• /
• 제41권3호
• /
• pp.187-187
• /
• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF($2^8$) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지TC
• /
• 제41권3호
• /
• pp.29-38
• /
• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF(2$^{8}$ ) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 한국통신학회논문지
• /
• 제28권4C호
• /
• pp.365-373
• /
• 2003

본 논문에서는 수정 유클리드 알고리즘을 기반으로 임의의 메시지 길이 k 뿐 아니라 임의의 블록 길이 n를 갖는 RS 부호를 복호할 수 잇는 적응형 RS 복호기를 설계한다. 설계된 복호기는 임의의 길이를 갖는 단축형 RS 부호의 복호 전에 영들을 추가하지 않아도 되므로 단축형 RS 부호에 특히 유리하다. 또한 이들 RS 부호의 오류정정 능력 t의 값을 매 부호어 블록마다 실시간으로 변화시킬수 있으므로 응답 채널이 유용한 경우 채널의 시변 잡음 레벨에 적응적으로 오류 정정 능력을 변화시킬 수 있다. 제시된 복호기 구조는 수정 유클리드 알고리즘에 기반한 4단계는 파이프라인 처리를 수행한다 : (1) 신드롬 계산 (2) MEA 블록 (3) 에러크기 계산 (4) 복호기 실패 검사. 각 단계는 가변 길이의 RS 복호에 적합한 구조를 갖도록 설계된다. 수정 유클리드 알고리즘(MEA) 블록의 새로운 구조를 제시하고, 에러의 크기 계산을 위한 다항식 평가를 위해 역순 출력을 갖는 다항식 평가 회로를 채용한다. MEA 블록은 연산 셀들의 멀티플렉싱 기법과 배속의 전용 클럭 기법(overclocking)을 적용하여 간단한 하드웨어로써 처리 속도를 유지하도록 하였다. 최대 오류정정 능력이 10인 GF($2^8$) 상의 적응형 RS 부호를 VHDL로 설계하고, FPGA에 성공적으로 합성하였다.