For high-accuracy signal processing of differential capacitance transducers, an interface circuitry based on a switched-capacitor sample/hold circuit is developed. Driven by nonoverlapping two-phase clocks, the interface produces the output voltage which is proportional to the ratio of difference-to-sum of two capacitors of a differential transducer. Performances of a prototype chip fabricated using 0.6 $\mu\textrm{m}$ n-well CMOS process were measured and compared with those simulated by HSPICE. The measured results indicate that 0.1% resolution is achievable with the proposed interface and the temperature-dependence of the interface is small enough fur practical applications.
Functional MRI technique was used in this study for examining the language switching mechanisms between the first language (L1) and the second language (L2). Language switching mechanism is regarded as a complex task that involves an interaction between L1 and L2. The aim of study is to find out the brain activation patterns during the phonological process of reading real English words and English words written in Korean characters in a bilingual person. Korean-English bilingual subjects were examined while they covertly read four types of words native Korean words, Korean words of a foreign origin, English words written in Korean characters, and English words. The fMRI results reveal that the left hemispheric language-related regions at the brain, such as the left inferior frontal, superior temporal, and parietal cortices, have a greater response to the presentation of English words written in Korean characters than for the other types of words, in addition, a slight difference was observed in the occipital-temporal lobe. These results suggest that a change in the brain circuitry underlying the relational processes of language switching is mainly associated with general executive processing system in the left prefrontal cortex rather than with a similarity-based processing system in the occipital-temporal lobes.
The Transactions of the Korea Information Processing Society
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v.6
no.12
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pp.3662-3674
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1999
This paper addresses some design issues for establishing the optimal number of spare units in array systems manufactured using fault-tolerant multichip modules(MCM's) for massively parallel computing(MPC). We propose a new quantitative approach to an optimal cost-effective MCM system design under yield and reliability constraints. In the proposed approach, we analyze the effect of residual redundancy on operational reliability of fault-tolerant MCM's. In particular, the issues of imperfect support circuitry, chip assembly yield and array topology are investigated. Extensive parametric results for the analysis are provided to show that our scheme can be applied to design ways using MCM's for MPC applications more efficiently, subject to yield and reliability constraints.
The Transactions of The Korean Institute of Electrical Engineers
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v.58
no.3
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pp.573-577
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2009
Piezoresistive pressure sensor have become the successfully-commercialized MEMS product and the related technologies have been well developed over the past decades. Regarding the design methodology, however, the coupled-physics FEM analyses of the transducer itself and the signal-processing circuitry design based on the conventional EDA are separated and both of the analyses were sequentially processed for the full design of the pressure sensor. For the fast and effective R&D, new design methodology is proposed in this paper where the FEM results are linked to the EDA environment and therefore most of the design works can be done in the EDA environments, which means the time-consuming FEM analyses can be minimized. In order to verify the proposed approach, a typical piezoresistive pressure sensor having the silicon diaphragm and piezoresistors was modeled and analyzed based on the proposed methodology. The verification results showed that the simulated results were matched well with the measured data within the 7% difference while the simulation time was reduced less than 5% compared to the conventional methodology. Through the proposed approach, various types of the piezoresistive pressure sensors can be developed in more effective way.
Journal of the Korean Society for Aeronautical & Space Sciences
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v.33
no.2
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pp.113-118
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2005
This paper shows a satellite battery cell voltage monitor system to make differential voltage measurements when one or both measurement points are beyond voltage range allowed by a conventional differential amplifier. This system is particularly useful for monitoring the individual cell voltage of series-connected cells that constitute a rechargeable satellite battery in which some cell voltages must be measured in the presence of high common mode voltage.
This paper presents a transceiver module for human body communications whereby a spread signal with a group of 64 Walsh codes is directly transferred through a human body at a chip rate of 32 Mcps. Frequency selective digital transmission moves the signal spectrum over 5 MHz without continuous frequency modulation and increases the immunity to induced interference by the processing gain. A simple receiver structure with no additional analog circuitry for the transmitter has been developed and has a sensitivity of 250 ${\mu}V_{pp}$. The high sensitivity of the receiver makes it possible to communicate between mobile devices using a human body as the transmission medium. It enables half-duplex communication of 2 Mbps within an operating range of up to 170 cm between the ultra-mobile PCs held between fingertips of each hand with a packet error rate of lower than $10^{-6}$. The transceiver module consumes 59 mA with a 3.3 V power supply.
In this article we present modular neural control for a leg-wheel hybrid robot consisting of three legs with omnidirectional wheels. This neural control has four main modules having their functional origin in biological neural systems. A minimal recurrent control (MRC) module is for sensory signal processing and state memorization. Its outputs drive two front wheels while the rear wheel is controlled through a velocity regulating network (VRN) module. In parallel, a neural oscillator network module serves as a central pattern generator (CPG) controls leg movements for sidestepping. Stepping directions are achieved by a phase switching network (PSN) module. The combination of these modules generates various locomotion patterns and a reactive obstacle avoidance behavior. The behavior is driven by sensor inputs, to which additional neural preprocessing networks are applied. The complete neural circuitry is developed and tested using a physics simulation environment. This study verifies that the neural modules can serve a general purpose regardless of the robot's specific embodiment. We also believe that our neural modules can be important components for locomotion generation in other complex robotic systems or they can serve as useful modules for other module-based neural control applications.
The bed nucleus of the stria terminalis (BNST)-a key part of the extended amygdala-has been implicated in the regulation of diverse behavioral states, ranging from anxiety and reward processing to feeding behavior. Among the host of distinct types of neurons within the BNST, recent investigations employing cell type- and projection-specific circuit dissection techniques (such as optogenetics, chemogenetics, deep-brain calcium imaging, and the genetic and viral methods for targeting specific types of cells) have highlighted the key roles of glutamatergic and GABAergic neurons and their axonal projections. As anticipated from their primary roles in excitatory and inhibitory neurotransmission, these studies established that the glutamatergic and GABAergic subpopulations of the BNST oppositely regulate diverse behavioral states. At the same time, these studies have also revealed unexpected functional specificity and heterogeneity within each subpopulation. In this Minireview, we introduce the body of studies that investigated the function of glutamatergic and GABAergic BNST neurons and their circuits. We also discuss unresolved questions and future directions for a more complete understanding of the cellular diversity and functional heterogeneity within the BNST.
Lin, Charles W.C.;Chiang, Sam C.L.;Yang, T.K.Andrew
Proceedings of the International Microelectronics And Packaging Society Conference
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2002.09a
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pp.219-225
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2002
This paper presents a novel "bumpless flip chip package"for cost! performance driven devices. Using the conventional electroplating and etching processes, this package enables the production of fine pitch BGA up to 256 I/O with single layer routing. An array of circuitry down to $25-50{\mu}{\textrm}{m}$ line/space is fabricated to fan-in and fan-out of the bond pads without using bumps or substrate. Various types of joint methods can be applied to connect the fine trace and the bond pad directly. The resin-filled terminal provides excellent compliancy between package and the assembled board. More interestingly, the thin film routing is similar to wafer level packaging whereas the fan-out feature enables high lead count devices to be accommodated in the BGA format. Details of the design concepts and processing technology for this novel package are discussed. Trade offs to meet various cost or performance goals for selected applications are suggested. Finally, the importance of design integration early in the technology development cycle with die-level and system-level design teams is highlighted as critical to an optimal design for performance and cost.
The Journal of Korean Institute of Communications and Information Sciences
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v.18
no.10
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pp.1433-1443
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1993
DCT(Discrete Cosine Transform) / IDCT(Inverse DCT) is widely used in various image compression and decompression systems as well as in DSP(Digital Signal Processing) applications. Since DCT/ IDCT is one of the most complicated part of the compression system, the performance of the system can be greatly enchanced by improving the speed of DCT/IDCT operation. In this thesis, we designed a DCT/IDCT core processor using module generator technique. By utilizing the partial sum and DA(Distributed Arithmetic) techniques, the DCT/ IDCT core processor is designed within small area. It is also designed to perform the IDCT(Inverse DCT) operation with little additional circuitry. The pipeline structure of the core processor enables the high performance, and the high accuracy of the DCT/IDCT operation is obtained by having fewer rounding stages. The proposed design is independent of design rules, and the number of the input bits and the accuracy of the internal calculation coa be easily adjusted due to the module generator technique. The accuracy of the processor satisfies the specifications in CCITT recommendation H, 261.
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[게시일 2004년 10월 1일]
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