• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제10권3호
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• pp.1131-1137
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• 2015

Gallium nitride (GaN) is a promising material for next-generation high-power applications due to its wide bandgap, high breakdown field, high electron mobility, and good thermal conductivity. From a structure point of view, the vertical device is more suitable to high-power applications than planar devices because of its area effectiveness. However, it is challenging to obtain a completely upright vertical structure due to inevitable sidewall slope in anisotropic etching of GaN. In this letter, we design and analyze the enhancement-mode n-channel vertical GaN MOSFET with variation of sidewall gate angle by two-dimensional (2D) technology computer-aided design (TCAD) simulations. As the sidewall slope gets closer to right angle, the device performances are improved since a gradual slope provides a leakage current path through the bulk region.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.211.1-211.1
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• 2014

Recently, the scaling of conventional planar NAND flash devices is facing its limits by decreasing numbers of electron stored in the floating gate and increasing difficulties in patterning. Three-dimensional vertical NAND devices have been proposed to overcome these issues. Atomic layer deposition (ALD) is the most promising method to deposit charge trap layer of vertical NAND devices, SiN, with excellent quality due to not only its self-limiting growth characteristics but also low process temperature. ALD of silicon nitride were studied using NH3 and silicon chloride precursors, such as SiCl4[1], SiH2Cl2[2], Si2Cl6[3], and Si3Cl8. However, the reaction mechanism of ALD silicon nitride process was rarely reported. In the present study, we used density functional theory (DFT) method to calculate the reaction of silicon chloride precursors with a silicon nitride surface. DFT is a quantum mechanical modeling method to investigate the electronic structure of many-body systems, in particular atoms, molecules, and the condensed phases. The bond dissociation energy of each precursor was calculated and compared with each other. The different reactivities of silicon chlorides precursors were discussed using the calculated results.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.446-446
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• 2012

최근 반도체 칩의 트랜지스터 집적화 기술이 발달됨에 따라 dynamic random access memory(DRAM)의 memory cell 영역을 작게 만들어야 하는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위해서 대체 기술이 끊임없이 연구되고 있는 가운데 하나의 트랜지스터와 하나의 캐패시터로 구성된 기존의 DRAM에서 캐패시터가 없이 하나의 트랜지스터만으로 이루어진 1T-DRAM 소자의 연구가 활발히 진행되고 있다. 이는 기존 DRAM의 구조에 비해 캐패시터가 필요하지 않아 복잡한 공정이 줄어들어 소자 제작이 용이하며, 더 높은 집적도를 구현할 수 있는 장점이 있다. 일반적인 planar 타입의 1T-DRAM의 경우 소스 및 드레인과 기판과의 접합면에서 누설 전류가 큰 특징을 가지며 소자의 집적화에 따른 단 채널 효과가 발생하게 되는데, 본 연구에서는 이러한 문제점을 해결하기 위해서 유효 채널 길이를 늘려 단 채널 효과에 의한 영향을 감소시키고, 소스 및 드레인과 기판과의 접합면을 줄여 누설 전류를 줄일 수 있는 recessed 채널 타입의 1T-DRAM을 제작하였다. 1T-DRAM의 메모리 구동방법에는 여러 가지가 있는데 본 연구에서는 impact ionization (II)을 이용한 방법과 gate induced drain leakage (GIDL)을 이용한 방법을 사용하여 1T-DRAM의 채널구조에 따라 어떠한 구동방법이 더 적합한지 평가하였고, 그 결과 recessed 채널 1T-DRAM의 동작은 II 에 의한 측정 방법이 더 적합한 것으로 보여졌다.

• Transactions on Electrical and Electronic Materials
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• 제16권4호
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• pp.183-186
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• 2015

This research investigates the impact of charge spreading on the data retention of three-dimensional (3D) silicon-oxide-nitride-oxide-silicon (SONOS) flash memory where the charge trapping layer is shared along the cell string. In order to do so, this study conducts an electrical analysis of the planar SONOS test pattern where the silicon nitride charge storage layer is not isolated but extends beyond the gate electrode. Experimental results from the test pattern show larger retention loss in the devices with extended storage layers compared to isolated devices. This retention degradation is thought to be the result of an additional charge spreading through the extended silicon nitride layer along the width of the memory cell, which should be improved for the successful 3-D application of SONOS flash devices.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.34-39
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• 2014

This paper discusses the 3-level charge pumping (CP) method in planar-type Silicon-Oxide-High-k-Oxide-Silicon (SOHOS) and Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) devices to find out the reason of the degradation of data retention properties. In the CP technique, pulses are applied to the gate of the MOSFET which alternately fill the traps with electrons and holes, thereby causing a recombination current Icp to flow in the substrate. The 3-level charge pumping method may be used to determine not only interface trap densities but also capture cross sections as a function of trap energy. By applying this method, SOHOS device found to have a higher interface trap density than SONOS device. Therefore, degradation of data retention characteristics is attributed to the many interface trap sites.

• 한국전기전자재료학회논문지
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• 제33권3호
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• pp.173-176
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• 2020

This study focuses on a pillar in which is implanted a P-type maneuver under a P base. This structure is called a super junction structure. By inserting the pillar, the electric field concentrated on the P base is shared by the pillar, so the columns can be dispersed while maintaining a high breakdown voltage. Ten pillars were generated during the multi epitaxial process. The interval between pillars is varied to optimize the electric field to be concentrated on the pillar at a threshold voltage of 6 V, a yield voltage of 4,500 V, and an on-state voltage drop of 3.8 V. The density of the filler gradually decreased when the interval was extended by implanting a filler with the same density. The results confirmed that the size of the depletion layer between the filler and the N-epitaxy layer was reduced, and the current flowing along the N-epitaxy layer was increased. As the interval between the fillers decreased, the cost of the epitaxial process also decreased. However, it is possible to confirm the trade-off relationship that deteriorated the electrical characteristics and efficiency.

• Applied Microscopy
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• 제52권
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• pp.1.1-1.8
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• 2022

As semiconductor device architecture develops, from planar field-effect transistors (FET) to FinFET and gate-all-around (GAA), there is an increased need to measure 3D structure sidewalls precisely. Here, we present a 3-Dimensional Atomic Force Microscope (3D-AFM), a powerful 3D metrology tool to measure the sidewall roughness (SWR) of vertical and undercut structures. First, we measured three different dies repeatedly to calculate reproducibility in die level. Reproducible results were derived with a relative standard deviation under 2%. Second, we measured 13 different dies, including the center and edge of the wafer, to analyze SWR distribution in wafer level and reliable results were measured. All analysis was performed using a novel algorithm, including auto fattening, sidewall detection, and SWR calculation. In addition, SWR automatic analysis software was implemented to reduce analysis time and to provide standard analysis. The results suggest that our 3D-AFM, based on the tilted Z scanner, will enable an advanced methodology for automated 3D measurement and analysis.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.162-162
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• 1999

초고주파 집적회로의 핵심소자로 각광을 받고 있는 GaAs MESFET(MEtal-emiconductor)은 게이트 형성 공정이 가장 중요하며, WNx 내화금속을 이용한 planar 게이트 구조의 경우 임계전압(Vth:threshold voltage)의 균일도가 우수할 뿐만 아니라 특히 Side-wall을 이용한 self-align 게이트는 소오스 저항을 줄일 수 있어 고성능의 소자 제작을 가능하게 한다.(1) 본 연구의 핵심이 되는 Side-wall을 형성하기 위하여 PECVD법에 의한 SiOx 박막을 증착하고, 건식식각법을 이용하여 SiOx side-wall을 형성하였다. 이 공정을 이용하여 소오스 저항이 낮고 임계전압의 균일도가 우수한 고성능의 self-aligned gate MESFET을 제작하였다. 3inch GaAs 기판상에 이온주입법에 의한 채널 형성, d.c. 스퍼터링법에 의한 WNx 증착, PECVD법에 의한 SiOx 증착, MERIE(Magnetic Enhanced Reactive Ion Etcing)에 의한 Side-wall 형성, LDD(Lightly Doped Drain)와 N+ 이온주입, 그리고 RTA(Rapid Thermal Annealing)를 사용하여 활성화 공정을 수행하였다. 채널은 40keV, 4312/cm2로, LDD는 50keV, 8e12/cm2로 이온주입하였고, 4000A의 SiOx를 증착한 후 2500A의 Side-wall을 형성하였다. 옴익 접촉은 AuGe/Ni/Au 합금을 이용하였고, 소자의 최종 Passivation은 SiNx 박막을 이용하였다. 제작된 소자의 전기적 특성은 hp4145B parameter analyzer를 이용한 전압-전류 측정을 통하여 평가하였다. Side-wall 형성은 0.3$\mu\textrm{m}$ 이상의 패턴크기에서 수직으로 잘 형성되었고, 본 연궁에서는 게이트 길이가 0.5$\mu\textrm{m}$인 MESFET을 제작하였다. d.c. 특성 측정 결과 Vds=2.0V에서 임계전압은 -0.78V, 트랜스컨덕턴스는 354mS/mm, 그리고 포화전류는 171mA/mm로 평가되었다. 특히 본 연구에서 개발된 트랜지스터의 게이트 전압 변화에 따른 균일한 트랜스 컨덕턴스의 특성은 RF 소자로 사용할 때 마이크로 웨이브의 왜곡특성을 없애주기 때문에 균일한 신호의 전달을 가능하게 한다. 0.5$\mu\textrm{m}$$\times$100$\mu\textrm{m}$ 게이트 MESFET을 이용한 S-parameter 측정과 Curve fitting 으로부터 차단주파수 fT는 40GHz 이상으로 평가되었고, 특히 균일한 트랜스컨덕턴스의 경향과 함께 차단주파수 역시 게이트 바이어스, 즉 소오스-드레스인 전류의 변화에 따라 균일한 값을 보였다. 본 연구에서 개발된 Side-wall 공정은 게이트 길이가 0.3$\mu\textrm{m}$까지 작은 경우에도 사용가능하며, WNx self-align gate MEESFET은 낮은 소오스저항, 균일한 임계전압 특성, 그리고 높고 균일한 트랜스 컨덕턴스 특성으로 HHP(Hend-Held Phone) 및 PCS(Personal communication System)와 같은 이동 통신용 단말기의 MMICs(Monolithic Microwave Integrates Circuits)의 제작에 활용될 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.196-196
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• 2012

Graphene, two-dimensional one-atom-thick planar sheet of carbon atoms densely packed in a honeycomb crystal lattice, has grabbled appreciable attention due to its extraordinary mechanical, thermal, electrical, and optical properties. Based on the graphene's high carrier mobility, high frequency graphene field effect transistors have been developed. Graphene is useful for photonic components as well as for the applications in electronic devices. Graphene's unique optical properties allowed us to develop ultra wide-bandwidth optical modulator, photo-detector, and broadband polarizer. Graphene can support SPP-like surface wave because it is considered as a two-dimensional metal-like systems. The SPPs are associated with the coupling between collective oscillation of free electrons in the metal and electromagnetic waves. The charged free carriers in the graphene contribute to support the surface waves at the graphene-dielectric interface by coupling to the electromagnetic wave. In addition, graphene can control the surface waves because its charge carrier density is tunable by means of a chemical doping method, varying the Fermi level by applying gate bias voltage, and/or applying magnetic field. As an extended application of graphene in photonics, we investigated the characteristics of the graphene-based plasmonic waveguide for optical signal transmission. The graphene strips embedded in a dielectric are served as a high-frequency optical signal guiding medium. The TM polarization wave is transmitted 6 mm-long graphene waveguide with the averaged extinction ratio of 19 dB at the telecom wavelength of $1.31{\mu}m$. 2.5 Gbps data transmission was successfully accomplished with the graphene waveguide. Based on these experimental results, we concluded that the graphene-based plasmonic waveguide can be exploited further for development of next-generation integrated photonic circuits on a chip.