• IEIE Transactions on Smart Processing and Computing
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• 제5권1호
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• pp.29-34
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• 2016

A controller area network (CAN) controller is an integral part of an electronic control unit, particularly in an advanced driver assistance system application, and its characteristics should always be advantageous in all aspects of functionality especially in real time application. The cost should be low, while maintaining the functionality and reliability of the technology. However, a CAN protocol implementing serial operation results in slow throughput, especially in a cyclical redundancy checking (CRC) unit. In this paper, digital signal processing (DSP) algorithms are implemented, namely pipelining, unfolding, and retiming the CAN controller in the CRC unit, particularly for the encoder and decoder sections. It must attain a feasible iteration bound, a critical path that is appropriate for a CAN system, and must obtain a superior design of a high-speed parallel circuit for the CRC unit in order to have a faster transmission rate. The source code for the encoder and decoder was formulated in the Verilog hardware description language.

• 정보처리학회논문지B
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• 제13B권4호
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• pp.429-438
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• 2006

일반적으로 신경망은 비선형성 문제를 해결하기 위해서 소프트웨어로 많이 구현되었지만, 영상처리 및 패턴인식과 같은 실시간 처리가 요구되는 응용에서는 빠른 처리가 가능한 하드웨어로 구현되고 있다. 다양한 종류의 신경망 중에서 다층 신경망(MLP: multi-layer perceptron)의 하드웨어 설계는 빠른 처리속도와 적은 면적 그리고 구현의 용이성으로 고정소수점 연산을 많이 사용하였다. 하지만 고정소수점 연산을 사용하는 하드웨어 설계는 높은 정확도의 부동소수점 연산을 많이 사용하는 소프트웨어 MLP를 쉽게 적용할 수 없는 문제점을 가진다. 본 논문에서는 높은 정확도와 높은 유연성을 가지는 부동소수점 연산을 사용하면서도 은닉층 뉴런수를 주기(cycle)로 빠르게 수행하는 MLP의 완전 파이프라이닝(fully-pipelining) 설계방법을 제안한다. MLP는 주어진 문제에 의해서 자연스럽게 입력층과 출력층의 구조가 결정되지만, 은닉층 구조는 사용자에 의해서 결정된다. 그러므로 제안된 설계방법은 많은 반복수행이 요구되는 영상처리 및 패턴인식 등의 분야에서 은닉층 뉴런수를 최적화 하여 쉽게 성능 향상을 이룰 수 있다.

• 전자공학회논문지C
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• 제34C권4호
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• pp.16-25
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• 1997

This paper shows a SDRAM opeating in 200MHz clock cycle which it use data interleave and pipelining for high speed operation. We proposed NdC (Negative DEaly circuit) to improve clock to access time(tAC) characteristics, also we proposed low power WL(wordline)driver circit and high efficiency VPP charge-pump circit. Our all circuits has been fabricated using 0.4um CMOS process, and the measured maximum speed is 200Mbytes/s in LvTTL interface.

• 한국정보처리학회논문지
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• 제6권5호
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• pp.1219-1224
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• 1999

This paper derived Montgomery's parallel algorithms for modular multiplication based on Walter's and Iwamura's method, and compared data dependence graph of each parallel algorithm. Comparing the result, Walter's parallel algorithm has small computational index in data dependence graph, so it is selected and used to computed spatial and temporal pipelining diagrams with each projection direction for designing expansible bit-level systolic array. We also evaluated internal operation of proposed expansible systolic array C++ language.

• International Journal of Advanced Culture Technology
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• 제9권4호
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• pp.282-287
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• 2021

A multicore system must be able to take full advantage of the program's instruction and data parallelism. This study introduces the data replication technique as a support technique to maximize the program's instruction and data parallelism. Instruction level parallelism can be limited by data dependency. In this case, if data is replicated to each processor core and used, instruction level parallelism can be used to the maximum. The technique proposed in this study can maximize the performance improvement effect when applied to scientific applications such as matrix multiplication operation.

• 한국정보처리학회논문지
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• 제1권4호
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• pp.517-530
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• 1994

본 논문에서는 연구용 VHDL 및 CAD 툴을 사용하여 톱다운 설계방식에 의하여 소 형 마이크로프로세서(MPU;microprocessor unit)의 설계를 수행한다. 이를 위하여 기본 MPU와 이의 파이프라인화 구조를 제안한다. 설계목표와 명령어, 아키텍쳐가 결정되면, 이를 우선 C 언어로 모의실험하여 동작을 확인하며, 다음 VHDL 모의실험의 경우, 주어 진 입력에 대하여 내부 레지스터의 내용을 점검하여 동작을 확인한다. 다음에, 이를 연구용 CAD 툴에 의해 완전주문형(full-custom)/반주문형(semi-custom) 설계방식에 의해 레이아웃을 수행하며 관련 모의 실험을 수행한다. 이어 성능개선을 위하여 제안 한 파이프라인 구조를 모의실험을 통하여 타당성을 확인하며 아울러 관련 문제점 및 향후 연구방향에 관해 논한다. 결론적으로, 본 논문을 통하여 MPU의 설계방법을 정립 하였으며, 아울러 성능개선을 위한 아키텍쳐의 설계변화가 가능하였다.

• ETRI Journal
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• 제38권3호
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• pp.479-486
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• 2016

System-on-chip (SoC) designs have a number of flip-flops; the more flip-flops an SoC has, the longer the associated scan test application time will be. A scan shift operation accounts for a significant portion of a scan test application time. This paper presents physical-aware approaches for speeding up scan shift operations in SoCs. To improve the speed of a scan shift operation, we propose a layout-aware flip-flop insertion and scan shift operation-aware physical implementation procedure. The proposed combined method of insertion and procedure effectively improves the speed of a scan shift operation. Static timing analyses of state-of-the-art SoC designs show that the proposed approaches help increase the speeds of scan shift operations by up to 4.1 times that reached under a conventional method. The faster scan shift operation speeds help to shorten scan test application times, thus reducing test costs.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2000년도 하계학술발표대회 논문집 제19권 1호
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• pp.51-54
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• 2000

This paper describes the fixed-point DSP implementation of a CELP(code-excited linear prediction)-based speech coder. The effective realization methodologies to maximize the utilization of the DSP's architectural features, specifically Parallel movement and pipelining are also presented together with the implementation results targeted for the ITU-T standard G.723.1 using Motorola DSP56309. The operation of the implemented speech coder is verified using the test vectors offered by the standard as well as using the peripheral interface circuits designed for the coder's real-time operation.

• 음성과학
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• 제7권2호
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• pp.225-234
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• 2000

This paper describes the fixed-point DSP implementation of a CELP(Code-excited linear prediction)-based speech coder. The effective realization methodologies to maximize the utilization of the DSP's architectural features, specifically parallel movement and pipelining are also presented together with the implementation results targeted for the ITU-T standard G.723.1 using Motorola DSP56362. The operation of the implemented speech coder is verified using the test vectors offered by the standard as well as using the peripheral interface circuits designed for the coder's real-time operation.

• 한국통신학회논문지
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• 제17권2호
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• pp.153-158
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• 1992

본 논문에서는 새로운 세선화 알고리즘을 제안하고 실험결과를 통해 알고리즘의 효율성을 증명하였다. 새로운 세선화 알고리즘에서는 기존의 one-pass 알고리즘에서 드러난 불연속점과 끝점 감소의 문제점을 해결하였다. 특히 본 알고리즘은 하드웨어 구현에 보다 적합하며 고속 동작이 가능하도록 설계되었다.구현된 하드웨어 장치는 가변하는 입력 이미지 너비(25~40 bits)에 선택적으로 대응할 수 있는 실용적인 측면이 있으며 파이프라인 방식으로 고속 동작한다. 본 세선화 장치는 가변 이미지 크기에 대한 융통성과 고속동작의 특성을 가지므로 문자 인식 시스템을 포함한 다양한 이미지 처리 분야에서 매우 실용적으로 적용할 수 있다.