• 비파괴검사학회지
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• 제35권5호
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• pp.307-313
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• 2015

배관의 누설 검출은 주로 AE(acoustic emission) 센서와 같은 접촉식 센서가 이용되고 있다. 그러나 이러한 접촉식 센서는 고온이나 고방사능 지역에서 설치 및 운용의 어려움이 따른다. 이에 최근 원거리 감시 및 광역감시가 가능한 카메라를 이용한 누설 검출 방법에 대한 연구가 진행되어 왔다. 기존 카메라를 이용한 방법은 누설 검출을 위해 차영상 기법을 이용하고 있다. 그러나 이 방법은 누설뿐만 아니라 구조물의 진동이 누설로 검출되는 오류를 보이고 있다. 본 논문에서는 카메라를 이용한 누설 검출 방법에서 누설 검출 오류를 줄이기 위한 이동평균 차영상 및 히스토그램 분석법을 제안하였으며 실험을 통하여 성능을 평가하였다.

• Geomechanics and Engineering
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• 제23권1호
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• pp.39-50
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• 2020

In order to understand the shear mechanical properties of the interface between clay and structure and better serve the practical engineering projects, it is critical to conduct shear tests on the clay-structure interface. In this work, the direct shear test of clay-concrete slab with different joint roughness coefficient (JRC) of the interface and different normal stress is performed in the laboratory. Our experimental results show that (1) shear strength of the interface between clay and structure is greatly affected by the change of normal stress under the same condition of JRC and shear stress of the interface gradually increases with increasing normal stress; (2) there is a critical value JRC_cr in the roughness coefficient of the interface; (3) the relationship between shear strength and normal stress can be described by the Mohr Coulomb failure criterion, and the cohesion and friction angle of the interface under different roughness conditions can be calculated accordingly. We find that there also exists a critical value JRC_cr for cohesion and the cohesion of the interface increases first and then decreases as JRC increases. Moreover, the friction angle of the interface fluctuates with the change of JRC and it is always smaller than the internal friction angle of clay used in this experiment; (4) the failure type of the interface of the clay-concrete slab is type I sliding failure and does not change with varying JRC when the normal stress is small enough. When the normal stress increases to a certain extent, the failure type of the interface will gradually change from shear failure to type II sliding failure with the increment of JRC.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국초전도ㆍ저온공학회논문지
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• 제8권2호
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• pp.17-19
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• 2006

A novel clock distribution technique for pipelined-RSFQ logics using variable Bias Currents of JTLs as delay-medium is newly proposed. RSFQ logics consist of several logic gates or blocks connected in a pipeline structure. And each block has variable delay difference. In the structure, this clock distribution method generates a set of clock signals for each logic blocks with suitable corresponding delays. These delays, in the order of few to tens of pS, can be adjusted through controlling bias current of JTL of delay medium. While delays with resistor value and JJ size are fixed at fabrication stage, delay through bias current can be controlled externally, and thus, is heavily investigated for its range as well as correct operation within current margin. Possible ways of a standard delay library with modular structure are sought for further modularizing Pipelined-RSFQ applications. Simulations and verifications are done through WRSpice with Hypres 3-um process parameters.

• 한국산학기술학회논문지
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• 제16권7호
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• pp.4977-4983
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• 2015

개착식 공법은 도로의 굴착에 따른 시간과 비용의 증가, 교통통제로 인한 민원발생 및 교통지정체 등 많은 문제점을 발생시키고 있다. 이러한 문제점을 해결하기 위하여 비굴착공법에 사용 가능한 하수관거 보수자재에 대한 실험을 시행하였다. 사용한 재료는 PVC프로파일이며, 국가표준시험 방법을 적용하여 기본 물성 평가를 시행하였다. 본 기술은 SPR(Sekisui Pipe Rehabilitation) 기술에 적용되는 프로파일보다 구조적 안정성이 높고, pipe integrity를 높일 수 있는 SWP(Spirally Wound Pipe)용 프로파일 구조를 적용하였다. 복합안정제의 함량을 5 phr을 이용하여 배합을 하였다. 시험 결과 복합안정제와 충격보강제를 투입한 경우에도 인장강도, 충격강도 및 연화온도가 표준의 물성을 만족함을 알 수 있었고, 가공시 부하가 없이 가공할 수 있었다. 접착 수지로 단부마감을 한 프로파일은 같은 압력에서 누수가 발생하지 않았다.

• 문화기술의 융합
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• 제7권4호
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• pp.751-757
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• 2021

본 논문은 웹 서버 기반 환경에서 홀로그램 영상 제작을 위한 파이프라인 시스템을 제안하였다. 기존 홀로그램 영상 제작을 위해 시간 및 공간적인 제약이 존재한다. 제안하는 시스템을 통해 사용자에게 접근성을 높여 고품질의 홀로그램 영상을 획득하는 것을 목적으로 하였다. 웹 환경에서 사용자가 촬영한 동영상을 서버로 전송하여 후반 작업을 거쳐 홀로그램 영상 제작을 위한 프레임으로 변환하는 구조이다. 고품질 홀로그램 영상 획득을 위해 후반 작업은 딥러닝 기반의 알고리즘을 사용하였다. 제안하는 시스템은 사용자 편의를 위해 웹 환경에서 다양한 서비스 도구를 제공하였다. 이 방법을 통하여 제약된 공간이 아닌 웹 환경에서 영상을 촬영하기 때문에 홀로그램 영상 제작 시 사용자 접근성을 높였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.415-418
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• 2004

This paper describes a VLSI implementation of BLAST detection for MIMO-OFDM systems. To achieve high speed requirement, we propose the fully pipeline architecture for BLAST structure. This design is implemented using $0.18{\mu}m$ CMOS technology. For a 4-transmit and 4-receive antennas system, it takes $7.5{\mu}s$ to calculate nulling vector and detection order from 48 channel matrixes.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1992년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 19-21 Oct. 1992
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• pp.321-326
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• 1992

In this paper, a high performance graphics system is suggested and its hardware architecture and software structure are described. The developed graphics system is a multi-processing system that uses 6 i860 RISC CPU's and supports PHIGS language in a hardware level. The software is programmed with respect to the graphics pipeline and the software modules are distributed into each processor for the optimization of the performance. The implemented graphics system can draw about 100,000 3D polygons second.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.989-990
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• 2006

This paper presents a design of 3D Graphics Geometry processor. A geometry processor needs to cope with a large amount of computation and consists of transformation processor and lighting processor. To deal with the huge computation, a vector processing structure based on pipeline chaining is proposed. The proposed geometry processor performs 4.3M vertices/sec at 100MHz using 11 floating-point units.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.5-8
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• 2002

In this paper, we are designed and verified a FFT/IFFT processor that is possible from the wireless LAN environment which is adopted international standard of the IEEE802.11a. The proposed architecture of the FFT/IFFT has Radix-2 64point SDF(single-path delay feedback) Pipeline technique and DIF(Decimation in Frequenct) structure. The FFT/IFFT processor has each 8 bit complex input-output and 6 bit Twiddle factor. we used Max-PlusII for simulation and can see that processor is properly operated