• 전자공학회논문지
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• 제54권2호
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• pp.133-138
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• 한국인터넷방송통신학회논문지
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• 제10권4호
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• pp.199-204
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• 2010

최근 전자 정보 통신 기술의 발전으로 개개인이 요구하는 정보의 전송량도 증가하고 있다. 특히 CATV의 전송량 증가에 따른 전송 성능의 향상이 불가피하다. 따라서 본 논문에서는 DOCSIS(Data-Over-Cable Service Interface Specifications) 2.0 요구 규격을 만족하는 CATV 전송 시스템에서 Bit Error Rate(BER)에 따른 최적의 Signal to Noise Ratio(SNR) 성능 요구 특성을 얻기 위한 위상 잡음 특성을 분석하였다. 특히 개발된 시뮬레이터를 이용하여 CATV 전송 시스템 위상 잡음 특성 요구 규격을 만족하는 Phase Locked Loop(PLL) 구성 요소 파라미터 값들을 도출하였다. 제시된 방법은 향후 초고속 CATV 전송 시스템의 위상잡음 관련 성능 요구 규격 도출에 이용될 수 있다.

• 전기학회논문지
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• 제64권9호
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• pp.1315-1322
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• 2015

This paper proposes an active islanding detection method for the BESS (Battery Energy Storage System) with 3-phase inverter which is connected to the AC grid. The proposed method adopts the DDSRF (Decoupled Double Synchronous Reference Frame) PLL (Phase Locked-Loop) so that the independent control of positive-sequence and negative-sequence current is successfully carried out using the detected phase angle information. The islanding state can be detected by sensing the variation of negative-sequence voltage at the PCC (Point of Common Connection) due to the injection of 2-3% negative-sequence current from the BESS. The proposed method provides a secure and rapid detection under the variation of negative-sequence voltage due to the sag and swell. The feasibility of proposed method was verified by computer simulations with PSCAD/EMTDC and experimental analyses with 5kW hardware prototype for the benchmark circuit of islanding detection suggested by IEEE 1547 and UL1741. The proposed method would be applicable for the secure detection of islanding state in the grid-tied Microgrid.

• 한국통신학회논문지
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• 제14권4호
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• pp.338-347
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• 1989

본 논문에서는 종래의 위상누적방식을 이용한 디지털 주파수합성기의 성능을 향상시키기 위해, 클럭주파수합성방식의 디지털 주파수합성기를 설계하고 제작하였다. 고정된 시스템 클럭주파수를 가지고 위상초기치를 가변, 누적시키는 위상 누적방식과는 달리, 클럭주파수 합성방식에서는 PLL을 사용하여 클럭주파수를 가변합성하였고, 이를 N진 계수기의 입력으로 사용하여 고정된 위상 누적치를 갖게 하였다. 성능실험결과 기존의 위상누적방식에서 나타났던 주기적인 출력왜곡현상이 발생하지 않게되어,양자화 불요잠음의 발생이 줄어들었으나, 위상누적방식보다 동일한 설계조건에서 출력대역폭이 계수기의 계수상태에 반비례하여 좁아졌고, PLL을 사용하기 때문에 회로구성이 복잡해졌다.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.1-5
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• 2010

최근 전자 정보 통신 기술의 발전으로 개개인이 요구하는 정보의 전송량도 증가하고 있다. 특히 CATV의 전송량 증가에 따른 전송 성능의 향상이 불가피하다. 따라서 본 논문에서는 DOCSIS(Data-Over-Cable Service Interface Specifications) 2.0 요구 규격을 만족하는 CATV 전송 시스템에서 Bit Error Rate(BER)에 따른 최적의 Signal to Noise Ratio(SNR) 성능 요구 특성을 얻기 위한 위상 잡음 특성을 분석하였다. 특히 개발된 시뮬레이터를 이용하여 CATV 전송 시스템 위상 잡음 특성 요구 규격을 만족하는 Phase Locked Loop(PLL) 구성 요소 파라미터 값들을 도출하였다. 제시된 방법은 향후 초고속 CATV 전송 시스템의 위상잡음 관련 성능 요구 규격도출에 이용될 수 있다.

• 한국통신학회논문지
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• 제23권4호
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• pp.1100-1112
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• 1998

본 연구에서 망동기 시스템의 동기 기준 클럭과 시스템 클럭간에 발생하는 위상 오차를 최소화하기 위한 새로운 위상 오차 검출방식이 제안되었고 이 방식을 디지털 처리 위상 동기 루프(digital processing phase locked loop:DP-PLL) 시스템에 적용하였다. 두 클럭간에 발생하는 위상 오차는 지연된 n-탭 상승 에지 클럭으로 구성한 위상 오차 검출기에 의해 위상 오차 변이 (PEV:Phase Error Variation)로 출력된다. 위상 오차 변이는 5ns해상도로 검출되며 검출된 위상 오차 변이는 알고리즘에 의해 최적의 D/A변환기 계수를 추적하면서 위상 동기를 유지한다. 실험결과 위상 검출기는 빠르고 정확한 위상 추적 특성을 갖고 있으며 루프제어 알고리즘은 우수한 지터 억압 특성을 나타내었다.

• 한국전자파학회논문지
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• 제22권5호
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• pp.522-527
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• 2011

본 논문에서는 54 GHz 대역의 위상 고정 루프에서 사용되기 위한 Ring 발진기를 이용한 3 분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 0.13-${\mu}M$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.8 V의 공급 전압에 대해서 buffer단을 포함하여 70 mW의 전력을 소비하며, 입력 신호가 없을 때 0~1.8 V의 varactor 조정 전압 범위에 대하여 18.92~19.31 GHz에서 자유 발진(free-running oscillation)을 하였다. 0 dBm의 입력 전력에 대해서 1.02 GHz(54.82~55.84 GHz)의 동기 범위(locking range)를 가지며 varactor 조정(0~1.8 V)을 포함한 동작 범위(operating range)는 약 2.4 GHz(54.82~57.17 GHz)를 보였다. 제작된 회로의 크기는 측정 pad를 포함하여 0.42 mm${\times}$0.6 mm이며, pad를 제외한 실제 동작 영역의 크기는 0.099 mm${\times}$0.056 mm이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 추계학술대회
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• pp.271-272
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• 2011

본 논문은 SOGI를 이용한 정상분 전압 검출을 기반으로 하는 SRF(synchronous reference frame)-PLL(phase locked loop) 시스템을 제안한다. 일반화된 2차 적분기의 이중으로 사용하여 QSG(Quadrature-signals generator)의 성능을 개선하여 전압 불평형, 고조파 왜곡 등으로 인한 오차 발생 시에도 빠르고 정확한 위상 검출이 가능하도록 하였으며 본 논문에서 제시한 알고리즘은 PSIM 프로그램 결과를 통하여 타당성을 입증한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.471-472
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• 2011

본 논문에서는 상 절체와 같은 급작스러운 위상천위 발생시에도 위상추정에 의한 계통연계를 위한 고속 PLL 알고리즘을 제안하였다. 제안된 고속 PLL 알고리즘은 2상 정지좌표계에서 취득한 위상정보의 불안정성을 보상하기 위함으로 저주파 필터를 이용한 정지좌표계상의 위상정보를 feed-forward로 사용한 결과, 외란에 강인한 위상각을 추정하는 알고리즘을 구현하였으며, PSIM을 이용한 시뮬레이션을 통하여 제안한 알고리즘의 타당성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2004년도 전력전자학술대회 논문집(2)
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• pp.985-987
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• 2004

Switched Reluctance Motor(SRM) drive system is known to provide good torque characteristics and high efficiency drive. However, speed variation caused by higher torque ripple is one of main drawback. The Phase-Locked Loop (PLL) technique in conjunction with dynamic dwell angle control has good speed regulation characteristics. In this paper, appropriate advance angle control for high efficiency drive and PLL technique for accurate speed control is proposed. A TMS320F240 DSP is used to realize this drive system. Test results show that the system has good dynamic and precise speed control ability as well as high efficiency.