• 대한전기학회논문지
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• 제43권3호
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• pp.504-514
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• 1994

Combinational automatic test pattern generators (CATPG) have already been commercialized because their algorithms are well known and practical, while sequential automatic test pattern generators(SATPG) have been regarded as impractical because they are computationally complex. A technique to use CATPG instead of SATPG for test generation of sequential circuits is proposed. Redesign of seauential circuits such as Level Sensitive Scan Design (LSSD) is inevitable to use CATPG. Various partial scan techniques has been proposed to avoid full scan such as LSSD. It ha sbeen reported that SATPG is required to use partial scan techniques. We propose a technique to use CATPG for a new partial scan technique, and propose a new CATPG algorithm for the partially scanned circuits. The partial scan technique can be another choice of design for testability because it is computationally advantageous.

• 전자공학회논문지C
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• 제35C권3호
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• pp.1-15
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• 1998

In this paper, we propose a partial scan test method which can be applied to large VLSI designs. In this method, it is not necessary to hold neither scanned nor unscanned flip-flops during scan in, test application,or scan out. This test method requires almost identical design for testability modification and test wave form when compared to the full scan test method, and the method is applicable to large VLSI chips. The well known FAN algorithm has been modified to devise to sequential ATPG algorithm which is effective for the proposed test method. In addition, a partial scan algorithm which is effective for the proposed test method. In addition, a partial algorithm determined a maximal set of flip-flops which gives high fault coverage when they are unselected. The experimental resutls show that the proposed method allow as large as 20% flip-flops to remain unscanned without much decrease in the full scan fault coverage.

• 한국정보처리학회논문지
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• 제7권10호
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• pp.3226-3235
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• 2000

반도체 집적 회로가 점점 복잡해지고 고속화되면서 반도체 집적 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 고장 검사의 중요성이 점점 커지고 있다. 본 논문에서는 경로 지연 고장에 대한 효율적인 테스트 입력 생성을 위하여 새로운 부분 확장 주사 방법을 제안한다. 본 논문에서는 유추와 할당을 적용한 테스트 입력 자동 생성기를 기반으로 하여 새로운 부분 주사 방법을 구현하였다. 우선적으로 표준 주사환경에서 테스트 입력을 생성한 후에 테스트 입력이 제대로 생성되지 않은 주사 사슬에 대하여 테스트 입력 생성기를 수행하는 동안의 정보를 이용하여 확장 주사 플립플롭이 적용될 플립플롭을 결정하였다. 확장 주사 플립플롭을 결정하는 기준으로서는 고장 검출율과 하드웨어 오버헤드를 사용하였다. 순차 회로인 ISCAS 89 벤치 마크 회로를 이용하여 실험을 수행하였으며, 실험을 통하여 표준 주사와 확장 주사 환경, 부분 확장 주사 환경에서 고장 검출율을 비교, 확인하였다. 그리고 새로운 알고리즘이 적용된 부분 확장 주사 방법에서 높은 고장 검출율을 확인함으로써 효율성을 입증하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.49-58
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• 1998

본 논문에서는 무고정 부분 스캔 테스트 방법을 위한 새로운 스캔 선택 알고리즘에 대하여 논한다. 무고정 부분 스캔 테스트 방법은 모든 플립-플롭을 스캔하지 않는다는 점을 제외하면 완전 스캔과 동일한 테스트 방법이다. 이 테스트 방법은 테스트 벡터를 입력, 인가, 혹은 적용 등, 어느 때에도 스캔, 비스캔 중 어느 플립-플롭의 데이터 값도 고정하지 않는다. 제안된 스캔 선택 알고리즘은 무고정 부분 스캔 테스트 방법에서 완전 스캔 고장 검출율을 거의 유지하면서 많은 플립-플롭을 스캔하지 않게 한다.

• 한국정보과학회논문지:시스템및이론
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• 제26권9호
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• pp.1177-1184
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• 1999

본 논문에서는 스캔플립프롭 선택 시간이 짧고 높은 고장 검출률(fault coverage)을 얻을 수 있는 새로운 부분스캔 설계 기술을 제안한다. 순차회로에서 테스트패턴 생성을 용이하게 하기 위하여 완전스캔 및 부분스캔 설계 기술이 널리 이용되고 있다. 스캔 설계로 인한 추가영역을 최소화 하고 최대의 고장 검출률을 목표로 하는 부분스캔 기술은 크게 구조분석과 테스트 가능도(testability)에 의한 설계 기술로 나누어 볼 수 있다. 구조분석에 의한 부분스캔은 짧은 시간에 스캔플립프롭을 선택할 수 있지만 고장 검출률은 낮다. 반면 테스트 가능도에 의한 부분스캔은 구조분석에 의한 부분스캔보다 스캔플립프롭의 선택 시간이 많이 걸리는 단점이 있지만 높은 고장 검출률을 나타낸다. 본 논문에서는 구조분석에 의한 부분스캔과 테스트 가능도에 의한 부분스캔 설계 기술의 장단점을 비교.분석하여 통합함으로써 스캔플립프롭 선택 시간을 단축하고 고장 검출률을 높일 수 있는 새로운 부분스캔 설계 기술을 제안한다. 실험결과 대부분의 ISCAS89 벤치마크 회로에서 스캔플립프롭 선택 시간은 현격히 감소하였고 비교적 높은 고장 검출률을 나타내었다.Abstract This paper provides a new partial scan design technique which not only reduces the time for selecting scan flip-flops but also improves fault coverage. To simplify the problem of the test pattern generation in the sequential circuits, full scan and partial scan design techniques have been widely adopted. The partial scan techniques which aim at minimizing the area overhead while maximizing the fault coverage, can be classified into the techniques based on structural analysis and testabilities. In case of the partial scan by structural analysis, it does not take much time to select scan flip-flops, but fault coverage is low. On the other hand, although the partial scan by testabilities generally results in high fault coverage, it requires more time to select scan flip-flops than the former method. In this paper, we analyzed and unified the strengths of the techniques by structural analysis and by testabilities. The new partial scan design technique not only reduces the time for selecting scan flip-flops but also improves fault coverage. Test results demonstrate the remarkable reduction of the time to select the scan flip-flops and high fault coverage in most ISCAS89 benchmark circuits.

• Journal of Mechanical Science and Technology
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• 제20권10호
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• pp.1691-1701
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• 2006

The scan type magnetic camera is proposed to improve the limited spatial resolution due to the size of the packaged magnetic sensor. An image of the scan type magnetic camera, ${\partial}B/{\partial}x$ image, is useful for extracting the crack information of a specimen under a large inclined mag netic field distribution due to the poles of magnetizer. The ${\partial}B/{\partial}x$ images of the cracks of different shapes and sizes are calculated by using the improved dipole model proposed in this paper. The improved dipole model uses small divided dipole models, the rotation and relocation of each dipole model and the principle of superposition. Also for a low carbon steel specimen, the experimental results of nondestructive testing obtained by using multiple cracks are compared with the modeling results to verify the effectiveness of ${\partial}B/{\partial}x$ modeling. The improved dipole model can be used to simulate the LMF and ${\partial}B/{\partial}x$ image of a specimen with complex cracks, and to evaluate the cracks quantitatively using magnetic flux leakage testing.

• 전기학회논문지P
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• 제53권4호
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• pp.210-215
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• 2004

This paper proposes an implicit method for computing the minimum cost feedback vertex set for a graph. For an arbitrary graph, a Boolean function is derived, whose satisfying assignments directly correspond to feedback vertex sets of the graph. Importantly, cycles in the graph are never explicitly enumerated, but rather, are captured implicitly in this Boolean function. This function is then used to determine the minimum cost feedback vertex set. Even though computing the minimum cost satisfying assignment for a Boolean function remains an NP-hard problem, it is possible to exploit the advances made in the area of Boolean function representation in logic synthesis to tackle this problem efficiently in practice for even reasonably large sized graphs. The algorithm has obvious application in flip-flop selection for partial scan. The algorithm proposed in this paper is the first to obtain the MFVS solutions for many benchmark circuits.

• 비파괴검사학회지
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• 제36권5호
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• pp.353-362
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• 2016

가스터빈 블레이드는 고온 고압의 환경 아래 장시간 가동하기 위하여 초합금 모재에 세라믹 코팅으로 이루어진 열차폐코팅(thermal barrier coating, TBC)은 필수요소이다. 하지만 TBC 또한 가스터빈 가동 중 일정 열화온도 및 가동시간에서 top coat의 박리현상이 일어난다. TBC의 박리는 블레이드의 손상과 직결되므로 가스 터빈의 안정적인 가동을 위해서 TBC의 박리 평가가 선행되어야 한다. 기존 비파괴평가 기법 연구는 산화알루미늄층(thermally grown oxide, TGO)의 생성 유무 또는 완전 박리의 정성적 평가가 이루어져 왔다. 본 연구에서는 TBC 박리를 정량적으로 평가하기 위해 초음파검사의 C-scan기법을 이용한 TBC의 부분박리손상 map을 구현하였다. 시편들은 $1,100^{\circ}C$로 등온열화하여 각각 열화시간을 변화시킨 시편들을 사용하였다. 단일 탐촉자를 이용한 펄스-에코법으로 C-scan을 수행하였고 TBC 내 부분박리를 검출하기 위해 초음파를 수침법으로 시편에 수직 탐상하였다. 그리고 Rogers-Van Buren과 Kim의 이론 반사식을 이용하여 부분박리영역 지름이 1 mm부터 6 mm까지 부분박리지수를 도출했다. 이를 적용하여 각 부분박리지수에 따른 부분박리 손상 map을 영상화하였다. TBC는 열화시간이 증가할수록 부분박리지수에 관계없이 부분박리영역이 모두 증가함을 확인할 수 있었다. 또한 단일 시편 내에서 부분박리지수가 증가할수록 부분박리영역이 감소하는 것을 확인하였다. 부분박리손상 map의 부분박리영역에 따른 분포를 이용하여 TBC의 완전박리 기준과 잔여 수명을 또한 도출할 수 있었다.

• Journal of Electrical Engineering and information Science
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• 제2권3호
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• pp.7-13
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• 1997

To overcome the large hardware overhead attendant in the full scan design, the concept of partial scan design has emerged with the virtue of less area and testability close to full scan. Combinational Structure has been developed to avoid the use of sequential test generator. But the patterns sifted on scan register have to be held for sequential depth period upon the aid of the dedicated HOLD circuit. In this paper, a new levelized structure is introduced aiming to exclude the need of extra HOLD circuit. The time to stimulate each scan latch is uniquely determined on this structure, hence each test pattern can e applied by scan shifting and then pulsing a system clock like the full scan but with much les scan flip-flops. Experimental results show that some sequential circuits are levelized by just scanning self-loop flip-flops.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 IWAIT
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• pp.278-281
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• 2009

In this paper, we propose a fast partial distortion algorithm using normalized dithering matching scan to get uniform distribution of partial distortion which can reduce only unnecessary computation significantly. Our algorithm is based on normalized dithering order matching scan and calibration of threshold error using LOG value for each sub-block continuously for efficient elimination of unlike candidate blocks while keeping the same prediction quality compared with the full search algorithm. Our algorithm reduces about 60% of computations for block matching error compared with conventional PDE (partial distortion elimination) algorithm without any prediction quality, and our algorithm will be useful to real-time video coding applications using MPEG-4 AVC or MPEG-2.