• 한국산학기술학회논문지
• /
• 제18권5호
• /
• pp.738-744
• /
• 2017

최근 신재생에너지의 확대 보급과 더불어 전기저장장치(ESS, Energy Storage System)가 활발하게 도입되고 있다. 하지만 현재 전기저장장치에 대한 도입효과와 경제성 및 계통에 미치는 영향에 대한 구체적인 평가방법이 없어 효과적인 도입운용이 어려운 실정이다. 특히 주파수조정용 ESS에 대한 국제적인 기술표준 및 제도가 마련되지 않아, 이의 설치에 따른 전기품질, 계통영향, 기여도 등은 물론 편익 산정에 대한 종합적인 연구가 필요한 실정이다. 따라서 본 논문에서는 주파수조정용 ESS의 성능검증 방안을 마련하기 위하여, 기존발전기의 주파수조정 성능평가 방법인 미국 PJM의 AGC(Automatic Generation Control, 발전기 자동발전제어) 성능 평가방식을 분석하여, 주파수조정용 ESS의 성능평가 알고리즘을 제안하였고, 고가발전기의 정산금과 화력발전기의 정산금을 이용하여 500MW급의 주파수조정용 ESS의 도입에 따른 편익을 산정할 수 있는 경제성 평가 알고리즘을 제시하였다. 제안한 알고리즘의 유용성을 확인하기 위하여, 실 계통 데이터를 바탕으로 시뮬레이션을 수행한 결과, 전기저장장치가 기존의 발전기에 비하여 아주 우수한 성능을 가지고 있음을 확인하였고, 500MW 도입시 연간 약 3,457~4,296억의 편익이 발생함을 확인하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제32권4호
• /
• pp.160-167
• /
• 2005

$GF(2^{m})$ 상의 공개키 암호 시스템에서 나눗셈/역원은 기본이 되는 연산으로 내부적으로 $AB^{2}$ 연산을 반복적으로 수행함으로써 계산이 된다. 본 논문에서는 유한 필드 $GF(2^{m})$상에서 $AB^{2}$ 연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. L(디지트 크기)×L 크기의 디지트 시리얼 구조로 유도하기 위하여 새로운 $AB^{2}$ 알고리즘을 제안하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리, 인덱스 변환시킨 후 병합하는 방법을 사용하였다. 제안된 구조는 공간-시간 복잡도를 비교할 때, 디지트 크기가 m보다 적을 때 비트 패러럴 구조에 비해 효율적이고, $(1/5)log_{2}(m+1)$ 보다 적을 때 비트 시리얼(bit-serial) 구조에 비해 효율적이다. 또한, 제안된 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=8 일 때 공간-시간 복잡도가 $10.9\%$ 적다. 제안된 구조는 암호 프로세서 칩 디자인의 기본 구조로 이용될 수 있고, 또한 단순성, 규칙성과 병렬성으로 인해 VLSI 구현에 적합하다.

• 문화기술의 융합
• /
• 제4권4호
• /
• pp.373-377
• /
• 2018

본 논문에서는 OpenCL을 이용한 랜더링 노이즈 제거를 위한 가속기 구현을 제안한다. 렌더링 알고리즘 중에 고품질 그래픽스를 보장하는 레이트레이싱을 선택하였다. 레이 트레이싱은 레이를 사용하여 렌더링하는데 레이를 적게 사용하면 노이즈가 발생한다. 레이를 많이 사용하게 되면 고화질의 이미지를 생성할 수 있으나 연산 시간이 상대적으로 길어지게 된다. 레이를 적게 사용하면서 연산시간을 줄이기 위해 뉴럴 네트워크를 이용한 LBF(Learning Based Filtering) 알고리즘을 적용하였다. 뉴럴 네트워크를 사용한다고 해서 항상 최적의 결과가 나오지는 않는다. 본 논문에서는 성능향상을 위해 일반적인 행렬 곱셈을 기반으로 하는 새로운 기법의 행렬 곱셈 접근법을 제시하였다. 개발환경으로는 고속병렬 처리가 특화된 OpneCL을 사용하였다. 제안하는 구조는 Kintex UltraScale XKU690T-2FDFG1157C FPGA 보드에서 검증하였다. 하나의 픽셀에 사용되는 파라미터를 계산 시간은 Verilog-HDL 구조보다 약 1.12배 빠른 것으로 확인했다.

• 한국정보과학회논문지:시스템및이론
• /
• 제27권7호
• /
• pp.639-649
• /
• 2000

관계형 데이타베이스 시스템에서 결합 연산자는 데이타베이스 질의를 구성하는 연산자들 중 가장 많은 처리시간을 요구한다. 따라서 이러한 결합 연산자를 효율적으로 처리하기 위해 많은 병렬 알고리즘들이 소개되었다. 그 중 다중 해쉬 결합 질의의 처리를 위해 할당 트리를 이용한 방법이 가장 우수한 것으로 알려져 왔다. 그러나 이 방법은 할당 트리의 각 노드에서 필연적인 지연이 발생되는 데 이는 튜플-시험 단계에서 외부 릴레이션을 디스크로부터 페이지 단위로 읽는 비용과 이미 읽는 페이지에 대한 해쉬 결합 비용간의 차이에 의해 발생하게 된다. 본 논문에서는 이 비용 차이로 인해 발생되는 전체 시스템의 성능 저하를 방지하기 위해 페이지 실행시간 동기화 기법을 제안하였고 이 기법을 통해 각 노드에서의 처리시간을 줄이고 나아가 전체 시스템의 성능을 향상시켰다. 또한 분석적 비용 모형을 세우고 기존 방식과의 다양한 성능 분석을 통해 비용 모형의 타당성을 입증하였다.

• 대한원격탐사학회지
• /
• 제31권3호
• /
• pp.267-279
• /
• 2015

자율 주행 자동차 개발에 있어서 라이다 센서의 중요성이 커지고 있다. 센서 선정이나 알고리즘 개발을 위해 고가의 라이다 센서를 차량에 탑재하여 다양한 주행 환경에 대해 시험하기에 어려움이 따른다. 이에 본 연구는 다양한 차량용 라이다 센서에 대한 일반화된 기하모델링을 통해 범용적으로 적용될 수 있는 차량용 라이다 시뮬레이터를 개발하였다. 개발된 시뮬레이터를 활용하여 많이 활용되고 있는 특정 센서에 대하여 데이터 시뮬레이션과 품질 검증을 수행하였다. 또한, 생성된 데이터를 장애물 탐지에 적용함으로써 선정된 센서의 활용 가능성을 평가하였다. 이처럼 개발된 시뮬레이터는 센서의 도입 및 운용에 앞서서 다양한 실험을 가능하게 하고, 하드웨어 구축과 병행하여 알고리즘 개발을 도모할 수 있다.

• 정보처리학회논문지A
• /
• 제14A권2호
• /
• pp.99-106
• /
• 2007

지역적으로 분산되어 있는 이기종의 시스템들을 하나로 묶어 사영하는 그리드 컴퓨팅이 차세대 병렬.분산 연산을 위한 새로운 패러다임으로 관심을 끌고 있다. 고속 네트워크로 연결된 다수의 컴퓨터 시스템이 사용자에게 통합된 가상의 컴퓨팅 서비스를 제공하는 그리드 시스템은 통신비용에 대한 중요성이 매우 크다. 따라서 그리드 환경에서 스케줄링 알고리즘은 작업의 실행시간을 단축하기 위하여 자원들의 연산능력과 함께 통신에 대한 비용을 고려하여야 한다. 그러나 현재까지 발표된 대부분의 스케줄링 알고리듬들은 작업이 한 클러스터에서 처리되는 것을 가정함으로써 통신비용을 무시하였으며, 작업이 다수의 클러스터에 분산되어 처리되는 경우에도 통신비용에 관한 오버헤드를 고려하지 않았다. 본 논문에서는 그리드 시스템에 적합한 기존 스케줄링 알고리즘들의 성능을 분석하였으며, 작업이 다수의 클러스터에 분산되어 수행되는 co-allocation 환경에서 통신비용을 고려하여 알고리즘들의 성능을 비교하고 분석하였다.

• Journal of Electrical Engineering and Technology
• /
• 제9권6호
• /
• pp.2224-2236
• /
• 2014

The performance of an isolated high voltage full bridge converter is improved using a voltage doubler. In a conventional high voltage full bridge converter, the diode of the transformer secondary voltage undergoes a voltage spike due to the leakage inductance of the transformer and the resonance occurring with the parasitic capacitance of the diode. In addition, in the phase shift control, conduction loss largely increases from the freewheeling mode because of the circulating current. The efficiency of the converter is thus reduced. However, in the proposed converter, the high voltage dual converter consists of a voltage doubler because the circulating current of the converter is reduced to increase efficiency. On the other hand, in the proposed converter, an input current is distributed when using parallel input / serial output and the output voltage can be doubled. However, the voltages in the 2 serial DC links might be unbalanced due to line impedance, passive and active components impedance, and sensor error. Considering these problems, DC injection is performed due to the complementary operations of half bridge inverters as well as the disadvantage of the unbalance in the DC link. Therefore, the serial output of the converter needs to control the balance of the algorithm. In this paper, the performance of the conventional converter is improved and a balance control algorithm is proposed for the proposed converter. Also, the system of the 1.5[kW] PCS is verified through an experiment examining the operation and stability.

• 조명전기설비학회논문지
• /
• 제24권6호
• /
• pp.138-146
• /
• 2010

본 논문은 직류 전기철도 급전시스템에서 레일전위와 누설전류의 분석 기법을 제시하였다. 일반적으로 직류 전기철도 급전시스템에서는 운행용 레일을 귀로 전류(부극성)의 도체로 사용하고 있으므로 레일전위가 발생하고, 특히 차량 운행용 레일과 대지사이의 저항이 작은 경우에는 대지로 흐르는 누설전류가 문제가 된다. 이 레일전위 및 누설전류는 레일 주변에 설치된 지하 매설물에 영향을 미치며, 인체의 안전과도 관련이 있다. 이에 따라 직류 전기철도 급전시스템에서 레일전위와 누설전류를 억제하는 것은 전기철도 주변 환경 및 안전 측면에서 중요한 문제이다. 이상과 같은 관점에서, 직류 전기철도 급전시스템에 대하여 단독급전 및 병렬급전 상황에서 레일전위와 누설전류를 계산할 수 있는 알고리즘을 제안하였으며, 또한 열차주행시뮬레이션(TPS)과 연동하여 열차주행에 따라 부하전류가 변동되는 상황에서 레일전위와 누설전류를 정량적으로 분석할 수 있도록 하였다. 제안한 알고리즘을 이용하여 시뮬레이션 프로그램을 개발하였고, 직류전기철도 급전시스템에 대하여 사례 연구를 수행하였다.

• 한국정보통신학회논문지
• /
• 제21권4호
• /
• pp.781-788
• /
• 2017

본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

• 대한전자공학회논문지SD
• /
• 제41권7호
• /
• pp.53-61
• /
• 2004

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC(Multiplier- Accumulator)의 구조를 제안하였다. 부분 곱의 생성을 위해서 1의 보수 기반의 고속 Booth 알고리즘(Modified Booth Algorithm, MBA)를 이용하였고 다수의 부분 곱을 더하기 위해서 CSA(Carry Save Adder)를 이용하였다. 부분 곱을 더하는 과정에서 Booth 인코딩 시 이용한 1의 보수 체계를 2의 보수 체계로 보상하고 이전 합과 캐리를 누적하는 연산을 수행하여 고속의 누적 연산이 가능한 구조를 제안한다. 또한 부분 곱의 덧셈에서 하위 비트들을 2 비트 CLA(Carry Look-ahead Adder)를 이용하여 연산함으로써 최종 덧셈기의 입력 비트수를 줄임으로써 전체적인 임계경로를 감소시켰다. 제안된 MAC을 JPEG2000을 위한 DWT (Discrete Wavelet Transform) 필터링 연산에 적용하여 고속의 디지털 신호처리가 가능함을 보였고 기존의 연구와 비교하여 향상된 성능을 보이는 것을 확인하였다.