• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권3호
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• pp.1156-1173
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• 2021

In this paper, we propose a new joint precoder and postcoder design strategy to support multiple streams per user in multiuser multiple-input multiple-output (MIMO) systems. We propose two step precoding strategies using equal channel gain decomposition and block diagonalization at the transmitter. With the proposed precoder, the multiuser MIMO channel can be decomposed into multiple parallel channels with equal channel gain per user. After applying receive postcoder which is generated and sent by the transmitter, we can use ML based decoder per stream to achieve full receive diversity. Achievable sum rate bound and diversity performance of the proposed algorithm are presented with feedback signaling design and quantitative complexity analysis. Simulation results show that the proposed algorithm asymptotically approaches to the sum rate capacity of the MIMO broadcast channel while maintaining full diversity order.

• 건축역사연구
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• 제31권4호
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• pp.29-44
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• 2022

This thesis is a study to Haengnang(行廊, a series of buildings) of Sijeon(市廛, licensed markets), which was built along with palaces, Jongmyo(宗廟) and roads in order to establish Hanyang(漢陽) as the capital of Joseon (朝鮮). Sijeon, built on Jongno and Namdaemun-ro, the main roads in Hanyang, created two-row lands on both sides of the road, and formed Pimat-gil as an inner road between the Jeonbang and Doga. The formation of the city proceeded along with the maintenance of the water path, and the situation of the water path parallel to the flow of Sijeon was achieved. The Sijeon building was a spatial structure managed by independent rooms as a result of reflecting the unique operation method of Sijeon. The Sijeon of Hanyang had an impact on the formation of land, architecture, roads, and waterways, and acted as a major factor in determining the urban spatial structure of Hanyang City.

• 자원환경지질
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• 제48권5호
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• pp.409-420
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• 2015

우리나라의 대표적 딸기 수막재배지 중 하나인 청주시 가덕면 상대리 일대에서는 수막재배용 지하수 이용량이 몇가지 방법으로 산정된 바 있다. 이러한 지하수 이용량 산정 방법 중에는 수막재배 사용 후 배출되는 배수로의 유량을 근거로 하는 것이 있으며, 이러한 방법은 배수로의 물이 모두 사용 후 배출되는 지하수로만 구성되어 있다는 가정 하에 적용된다. 연구지역에서 지하수가 사용된 후 무심천으로 유출되기 직전의 최종 배수로는 비포장 상태이며 하천 가까이에 나란히 개설되어 있다. 이러한 상황에서는 배수로의 물이 인근 하천수의 침투 유입에 의한 영향을 받을 가능성이 있다. 이 연구는 상대리 지역에서와 유사한 하천과 배수로의 구조 및 형태를 가지는 경우에, 최종 배수로의 배출수가 수질의 관점에서 하천수의 영향을 받고 있는지의 여부를 검토해 보았다. 고려된 수질 요소는 현장 수온과 pH, EC 값, 실내 분석에 의한 이온 함량과 수질 유형이며, 현장 측정 및 시료 채취 기간은 2012년 2월부터 2015년 2월까지이다. 검토 결과, 배출수는 지하수의 평균 수질을 반영하지 않으며, 오히려 하천수의 수질을 많이 반영하는 것으로 나타났다. 이로 보아, 연구지역에서와 같이 배수로가 인근 하천 가까이에서 비포장 상태를 유지하는 경우에는, 배출수의 유량 측정을 지하수 이용량 산정에 직접적으로 이용하는 데에 많은 주의가 필요한 것으로 판단되었다. 이 연구에서 배출수의 수온은 주변 대기 온도에 매우 민감하게 반응하여 변하기 때문에, 하천수의 영향을 정량적으로 판단하기는 부적절한 요소인 것으로 나타났다. 향후 배출수 내 지하수와 하천수의 혼합 비율을 정량적으로 산정하는 연구가 병행되어야 할 것으로 사료된다.

• 해양환경안전학회지
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• 제20권6호
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• pp.760-767
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• 2014

본 연구에서는 길이가 다른 장방형 실린더 사이에서 발생하는 제트류가 후류에 미치는 영향을 알아보기 위해 회류수조에서 PIV기법을 사용하여 실험을 실시하였다. 장방형 실린더의 높이(h)와 실린더 사이의 간격(gap)은 10mm이며 폭(B)은 300mm로 하였다. 유동방향의 모델의 길이(L)는 30mm, 60mm, 90mm 및 120mm를 각각 적용하였으며, 모델의 높이(H=30mm)를 기준으로 길이의 비가 1, 2, 3,및 4이다. 유입유동은 조류의 수심에 따른 차이를 감안하여 모델의 높이(H)를 기준으로 $Re=1.4{\times}10^4$, $Re=2.0{\times}10^4$, $Re=2.9{\times}10^4$를 각각 적용하였으며. 유동계측을 위한 영역은 실린더 후방으로 모델 높이의 5배까지 설정하였다. 실험결과 유속이 증가함에 따라 와의 크기가 후류영역으로 증가하며, 근접 후류에서는 장방형 구조물일수록 관통류의 속도성분이 증가하는 특성을 나타냈다. 또한 후류로 갈수록 속도결손은 유입유동이 증가할수록 종횡비가 작은 경우에 크게 나타났다.

• 한국컴퓨터정보학회논문지
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• 제14권11호
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• pp.97-103
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• 2009

본 논문에서는 시스템의 변경이 많고 적은 비용으로 고성능 데이터 처리가 요구되는 응용분야에서 시스템의 유연성, 가격, 크기 및 성능을 개선하기 위한 목적으로 알테라(Altera)의 $Nios^{(R)}$ II 임베디드 프로세서(embedded processor) 4개를 사용하여 주종(master-slave)과 공유메모리(shared memory) 구조를 가지는 병렬처리 시스템을 설계하고 구현하였다. 설계한 병렬처리 시스템은 $Nios^{(R)}$ II 32bit RISC 프로세서. $SOPC^{(R)}$ Builder, $Quartus^{(R)}$ II, $ModelSim^{(R)}$으로 개발되었으며 설계한 병렬처리 시스템의 성능 평가는 $Terasic^{(R)}$사의 $DE2-70^{(R)}$ 레퍼런스 보드($Cyclone^{(R)}$ II(EP2C70F896C6N) FPGA)에서 검증하고 구현하였다. 설계한 병렬처리 시스템의 성능을 평가하기 위해서 1개, 2개, 4개의 프로세서로 512, 1,024, 2,048, 4,096, 8,192 N-point FFT(fast fourier transform) 연산을 수행하여 속도향상(Sp)과 시스템의 효율(Ep)을 평가하였다. 성능평가 결과 Sp는 1개의 프로세서를 사용한 경우에 비해서 2개의 프로세서를 사용한 경우 평균 1,8배, 4개의 프로세서를 사용한 경우에는 평균 2.4배의 속도향상을 보였다. 또한 Ep는 1개의 프로세서를 사용한 경우에는 1, 2개의 프로세서를 사용한 경우에는 평균 0.90, 4개의 프로세서를 사용한 경우에 평균 0.59를 보였다. 결과적으로 논문에서 구현된 병렬처리 시스템은 단일 프로세서를 사용하는 경우에 비해서 고성능 데이터 처리가 요구되는 분야에서 경제적인 시스템으로 구현할 수 있음을 보였다.

• 정보처리학회논문지A
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• 제14A권5호
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• pp.301-308
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• 2007

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다.

• 정보저장시스템학회논문집
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• 제1권2호
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• pp.155-160
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• 2005

In this paper, the channel decoder promising reliable data retrieving in noisy holographic channel has been developed for holographic WORM(write once read many) system. It covers various DSP(digital signal processing) blocks, such as align mark detector, adaptive channel equalizer, modulation decoder and ECC(error correction code) decoder. The specific schemes of DSP are designed to reduce the effect of noises in holographic WORM(H-WORM) system, particularly in prototype of DAEWOO electronics(DEPROTO). For real time data retrieving, the channel decoder is redesigned for FPGA(field programmable gate array) based hardware, where DSP blocks calculate in parallel sense with memory buffers between blocks and controllers for driving peripherals of FPGA. As an input source of the experiments, MPEG2 TS(transport stream) data was used and recorded to DEPROTO system. During retrieving, the CCD(charge coupled device), capturing device of DEPROTO, detects retrieved images and transmits signals of them to the FPGA of hardware channel decoder. Finally, the output data stream of the channel decoder was transferred to the MPEG decoding board for monitoring video signals. The experimental results showed the error corrected BER(bit error rate) of less than $10^{-9}$, from the raw BER of DEPROTO, about $10^{-3}$. With the developed hardware channel decoder, the real-time video demonstration was possible during the experiments. The operating clock of the FPGA was 60 MHz, of which speed was capable of decoding up to 120 mega channel bits per sec.

• 지질공학
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• 제28권4호
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• pp.583-592
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• 2018

최근들어 방사형 집수정 방식의 대용량 강변여과수 개발에 따른 배후지의 지하수위 강하에 대한 우려가 존재하고 있다. 본 연구에서는 안성천의 방사형 집수정을 대상으로 Modflow를 활용하여 수평정의 취수량에 따른 배후지의 수위 강하를 예측하였으며, 이 데이터를 기반으로 배후지 수위 강하가 최소가 되는 수평정별 취수량을 결정하는 다층퍼셉트론 기반의 인공신경망 모델을 개발하였다. 하천 방향으로 굴착된 수평정 HW-6의 취수량을 높이는 것이 OW-7 및 OB-11 관측정의 지하수위를 높게 유지하는데 필요한 것으로 평가되었다. 또한, 모델 입력 자료의 수 및 훈련과 검증 자료의 분류는 인공신경망 모델 결과에 영향을 미치므로 유의하여야 한다. 향후 현장의 실제 운영 자료와 수치모델의 비교를 통하여 인공신경망 모델을 보완한다면 배후지의 지하수 관리에 기여할 것으로 본다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.51-58
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• 2002

본 논문에서는 ECL macrocell array를 사용하여 155/311 Mb/s급 MUX/DEMUX 소자를 단일소자로 설계하였다. 이 소자는 초고속 전송망의 전송노드 역할을 하는 2.5 Gb/s SDH 전송시스템에 적용되어 51Mb/s의 병렬 데이터를 155 Mb/s(혹은 311 Mb/s)의 직렬 데이터로 비트 교직 다중화 하거나 155 Mb/s(혹은 311 Mb/s) 직렬 데이터를 51 Mb/s의 병렬 데이터로 비트 교직 역 다중화 하는 기능을 수행한다. 소자의 저속부는 TTL로 접속되며 고속부는 100K ECL로 접속되며 모토롤라 ETL3200 macrocell array로 제작되었다. 설계 제작된 소자는 180° 의 311 Mb/s 데이터 입력 Phase margin을 가지며 출력 데이터 skew는 220 ps로 평가되었다.

• 전자공학회논문지
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• 제50권9호
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• pp.3-11
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• 2013

최근 GPU의 대규모 병렬 연산 능력을 이용하여 통신 시스템을 구현하려는 연구가 활발히 진행되고 있다. 본 논문에서는 DVB-T에 적용된 비터비 복호기를 슬라이딩 블록 방법과 함께 GPU에 적용시켜 소프트웨어 모의실험 처리시간을 줄였다. 본 논문에서는 먼저 DTV 표준 방식의 일종인 DVB-T 시스템을 CPU로 구현하여 모의실험을 통해 한 개의 OFDM 심볼을 처리하는데 소요되는 시간을 추정한다. 그리고 슬라이딩 블록 방법을 적용한 DVB-T의 비터비 복호기를 NVIDIA사의 대용량 GPU 프로세서를 이용하여 소프트웨어로 구현한다. 본 논문은 GPU 소프트웨어의 최적화를 위해 CPU와 GPU 간의 데이터 전송에 소요되는 오버헤드를 줄이는 스트림 처리 기법, 전역 메모리 전송 시간을 단축하기 위한 결합 전송 기법 (coalescing), 공유 메모리 접근의 효율성을 높이기 위한 변수 설계 기법 등을 통해서 연산처리 속도를 대폭 향상시켰다. 그 결과 제안된 방식은 CPU 기반의 비터비 복호기보다 2K 모드에서 약 11배, 8K 모드에서 약 60배 정도 빠른 처리 능력을 보인다.