• 대한전자공학회논문지TC
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• 제41권7호
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• pp.63-73
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• 2004

본 논문은 고속의 병렬 패킷 여과를 위한 다중프로세서 시스템이 가지는 단일 버퍼에서 단일 버퍼의 판독을 위한 다중프로세서 간의 경합을 중재하기 위한 효율적인 단일 버퍼 관리 방안을 제안하고 이를 실제의 다중 프로세서 시스템에 적용하여 실험함으로써 제안한 방안이 납득할 만한 성능을 제공함을 증명하였다. 병렬 패킷 여과시스템으로는 처리의 고속화를 위하여 패킷 여과규칙을 다중의 프로세서에 걸쳐 분산 처리하는 경우를 모델로 정하였다. 실제의 실험은 다중 프로세서를 가지는 네트워크 프로세서에서 이루어졌으며 100Mbps 의 통신망을 배경으로 하였다. 제안한 방안의 성능을 고찰하기 위하여 프로세서 수의 변화 및 여과 규칙의 처리 시간의 변화 등에 따르는 실제 패킷 전송률을 측정하였다.

• 산업경영시스템학회지
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• 제30권2호
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• pp.44-50
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• 2007

This paper deals with the problem of scheduling jobs and rate-modifying activities on parallel machines. A rate-modifying activity is an activity that changes the production rate of equipment such as maintenance and readjustment. If a job is scheduled after the rate-modifying activity, then the processing time varies depending on the modifying rate of the activity. In this study, we extend the single machine problem to parallel machines problem and propose algorithms is to schedule the rate-modifying activities and jobs to minimize the makespan on parallel machines which is NP-hard. We propose a branch and bound algorithm with three lower bounds to solve medium size problems optimally. Also we develop three heuristics, Modified Longest Processing Time, Modified MULTIFIT and Modified COMBINE algorithms to solve large size problems. The test results show that branch and bound algorithm finds the optimal solution in a reasonable time for medium size problems (up to 15 jobs and 5 machines). For large size problem, Modified COMBINE and Modified MULTIFIT algorithms outperform Modified LPT algorithm in terms of solution quality.

• ETRI Journal
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• 제35권5호
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• pp.767-774
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• 2013

In this paper, a novel parallel Viterbi decoding scheme is proposed to decrease the decoding latency and power consumption for the software-defined radio (SDR) system. It implements a divide-and-conquer approach by first dividing a block into a series of subblocks, then performing independent Viterbi decoding for each subsequence, and finally merging the surviving subpaths into the final path. Moreover, a network-on-chip-based SDR platform is used to evaluate the performance of the proposed parallel Viterbi decoding scheme. The experiment results show that our scheme can speed up the Viterbi decoding process without increasing the BER, and it performs better than the current state-of-the-art methods.

• 한국전산유체공학회:학술대회논문집
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• 한국전산유체공학회 2004년도 추계 학술대회논문집
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• pp.111-114
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• 2004

CFD code that simulates stator-rotor interactions is developed applying parallel computing method. Modified Multi-Block Grid System which enhances perpendicularity in grid and is appropriate in parallel processing is introduced and Patched Algorithm is applied in sliding interface which is caused by movement of rotor. The experimental model in the turbo-machine is composed of 11 stators and 14 rotors. Analyses on two test cases which are one stator - one rotor model and three stators - four rotors model are performed. The results of the two cases have been compared with the experimental test data.

• 수산해양기술연구
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• 제31권3호
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• pp.264-271
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• 1995

제어전용 마이크로 프로세서와 PC간에, 본 연구에서 제안하는 이중 포트 램을 이용한 병렬처리 방식으로 하드웨어를 설계 제작하고, 제어응답실험을 행한 결과 기존의 범용 A/D & D/AC 카드로 수행하기 어려웠던 2개 이상의 제어 대상을 제어하고 모니터링 하는 작업을 원활히 수행할 수 있음을 확인하였다

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.303-304
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• 2008

For the state estimation problem, the weighted least squares (WLS) method and the fast decoupled method are widely used at present. However, these algorithms can converge to local optimal solutions. Recently, modern heuristic optimization methods such as Particle Swarm Optimization (PSO) have been introduced to overcome the disadvantage of the classical optimization problem. However, heuristic optimization methods based on populations require a lengthy computing time to find an optimal solution. In this paper, we used PSO to search for the optimal solution of state estimation in power systems. To overcome the shortcoming of heuristic optimization methods, we proposed parallel processing of the PSO algorithm based on the PC cluster system. the proposed approach was tested with the IEEE-118 bus systems. From the simulation results, we found that the parallel PSO based on the PC cluster system can be applicable for power system state estimation.

• 한국군사과학기술학회지
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• 제13권5호
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• pp.734-738
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• 2010

Object Generator is a software to provide simulation object data(aircraft, ship, submarine, missile, torpedo) for sumulators in LBTS(Land Based Test System). but there is a burden to the system, because Object generator needs to send many object's data, display objects in a tactical screen, show object's information in a list in 1 second. This paper suggests a parallel software structure taking a few factors(deadlock, dependency) into consideration. At last, the paper shows the performance of the parallel structure's software compared with the former structure's software.

• 정보과학회 논문지
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• 제43권9호
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• pp.1060-1065
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• 2016

최근 비디오 시스템은 초고해상도 영상의 사용으로 병렬처리의 필요성이 대두되고 있고, 시스템은 ARM big.LITTLE 같은 비대칭 처리능력을 지닌 컴퓨팅 시스템이 도입되고 있다. 따라서, 이 같은 비대칭 컴퓨팅 환경에 최적화된 초고해상도 UHD 비디오 병렬처리 기법이 필요한 시점이다. 본 논문은 인코딩/디코딩 시에 비대칭 컴퓨팅 환경에 최적화 된 HEVC 타일(Tile) 분할 기법을 제안한다. 제안하는 방식은 (1) 비대칭 CPU 코어들의 처리능력과 (2) 비디오 크기별 연산 복잡도 분석 모델을 분석하여, (3) 각 코어에 최적화된 크기의 타일을 할당함으로써, 처리속도가 빠른 CPU 코어와 느린 코어의 인코딩/디코딩 시간차를 최소화한다. 이를 ARM기반의 비대칭 멀티코어 플랫폼에서 4K UHD 표준 영상을 대상으로 실험하였을 때, 평균 약 20%의 디코딩 시간 개선이 발생함을 확인하였다.

• 융합정보논문지
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• 제8권6호
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• pp.237-242
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• 2018

우리 주변에는 다양한 '무선 통신 기술'이 존재한다. 하지만 무선 통신 기술의 발달로 인해 주파수 자원을 필요로 하는 기술이 늘어나면서 주파수 부족 현상이 심각하게 대두되었다. 최근 이러한 문제를 해결할 수 있는 대안으로 떠오르는 통신기술로 '가시광 통신'이 주목받고 있다. '가시광 통신'은 직렬데이터 송수신을 기반으로 하는 통신 방법으로 발신부의 한계 및 포토다이오드를 이용하는 수신단의 문제 때문에 병렬데이터 송수신에 어려움이 있다. 본 논문에서는 이러한 가시광 통신의 병렬데이터 처리에 대하여 연구했다. 가시광 통신 시스템에 영상처리를 적용한 병렬데이터 분석을 통해 병렬데이터 분석 방법을 구현하였다. 제안 시스템에서 입출력 데이터 매칭 비교를 통해 병렬 통신 성능을 확인할 수 있었으며 병렬데이터 분석에 다양성을 제시할 것으로 기대된다.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.