• International journal of advanced smart convergence
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• 제3권2호
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• pp.14-17
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• 2014

Precision agriculture relies on information technology, whose precondition is providing real-time and accurate information. It depends on various kinds of advanced sensors, such as environmental temperature and humidity, wind speed, light intensity, and other types of sensors. Currently, it is a hot topic how to collect accurate information, the main raw data for agricultural experts, monitored by these sensors timely. Most existing work in WSNs addresses their fundamental challenges, including power supply, limited memory, processing power and communication bandwidth and focuses entirely on their operating system and networking protocol design and implementation. However, it is not easy to find the self-localization capability of wireless sensor networks. Because of constraints on the cost and size of sensors, energy consumption, implementation environment and the deployment of sensors, most sensors do not know their locations. This paper provides maximum likelihood estimators for sensor location estimation when observations are time-of arrival (TOA) range measurement.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계학술대회 논문집 디스플레이 광소자 분야
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• pp.109-111
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• 2002

We have demonstrated all-opticalflip-flop based on optical bistability in a SOA/DFB-SOA with broadband gain. Input signal with the wavelength of 1340.23 nm or 1680.93 nm and the current of about 98% of the lasing threshold is injected into theDFB-SOA. Current injected into SOA is 80 mA All-optical flip-flop has various applications such as all-optical memory, demultiplexing, packet-header buffering, and retiming.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.927-930
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• 2003

In this paper, a design of processor IP for TCP/IP protocol stack is described. The processor consists of input and output buffer memory with dual bank structure, 32-bit RISC microprocessor core, DMA unit with on-the-fly checksum capability. To handle the various modes of TCP/IP protocol, hardware and software co-design approach is used rather than the conventional state machine based design. To eliminate delay time due to the data transfer and checksum operation, DAM module which can execute the checksum operation on-the-fly along with data transfer operation is adopted. By programming the on-chip code ROM of RISC processor differently. the designed stack processor can support the packet format conversion operations required in the various TCP/IP protocols.

• 전기전자학회논문지
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• 제14권4호
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• pp.297-304
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• 2010

This paper presents a link layer design of DisplayPort interface with a state machine based on packet processing. The DisplayPort link layer provides isochronous video/audio transport service, link service, and device service. The merged video, audio main link, and AUX channel controller are implemented with 7,648 LUTs(Loop Up Tables), 6020 register, and 821,760 of block memory bits synthesized using a FPGA board and it operates at 203.32MHz.

• ETRI Journal
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• 제45권3호
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• pp.433-447
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• 2023

Critical issues such as connection congestion, long transmission delay, and packet loss become even worse during epidemic, disaster, and so on. In this study, a link load balancing method is proposed to address these issues on the data plane, a plane of the software-defined network (SDN) architecture. These problems are NP-complete, so a meta-heuristic approach, discrete particle swarm optimization, is used with a novel hybrid cost function. The superiority of the proposed method over existing methods in the literature is that it provides link and switch load balancing simultaneously. The goal is to choose a path that minimizes the connection load between the source and destination in multipath SDNs. Furthermore, the proposed work is dynamic, so selected paths are regularly updated. Simulation results prove that with the proposed method, streams reach the target with minimum time, no loss, low power consumption, and low memory usage.

• 대한전자공학회논문지TC
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• 제43권5호
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• pp.137-146
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• 2006

IP 주소 검색 구조는 라우터 시스템에서 고속 네트워크 기술의 중요한 이슈가 되고 있으며 패킷 전달의 성능을 좌우하는 주요한 문제 요소로 지적되고 있다. 본 논문에서는 복수 해슁의 적응적인 적용과 프리픽스 그룹화를 이용하여 효율적인 고속 IP 주소 검색 구조를 제안한다. 여러 라우팅 데이터의 엔트리 분포를 분석하여 프리픽스를 그룹화하고 그룹별로 적용되는 해쉬함수의 개수를 적응적으로 적용하여 해슁에 의한 충돌(collision)을 줄일 수 있었으며 이를 통해 테이블의 수를 최적화하고 메모리 효율을 높일 수 있었다. 또한 제안하는 구조는 단 한 번의 메모리 접근만으로 포워딩 테이블의 구성 및 검색 과정을 수행할 수 있는 고속 구조이다.

• 한국통신학회논문지
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• 제34권9B호
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• pp.914-922
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• 2009

본 논문에서는 수 Gbps 네트워크 트래픽에서 실시간 침입 탐지를 위한 패턴 매칭 방법인 MDPI를 제안한다. MDPI는 패킷 전달 순서가 유지되지 않는 경우 버퍼링, 재배열 및 재조립에서 발생하는 오버헤드 문제를 해결하기 위해 독립 부분 매칭에 의한 행렬 기반의 패턴 매칭 방법이다. MDPI는 SNORT 룰셋(Rule Set)의 평균 길이인 17바이트의 경우 w=4 바이트에서는 61%, w=8 바이트인 경우는 50%의 TCAM 메모리 효율이 증가되었다. 또한 MDPI는 10.941Gbps 패턴 검사 속도와 5.79 LC/Char 하드웨어 자원을 소모함으로써 하드웨어 복잡성 대비성능 측면에서 최적화된 결과를 얻었다. 따라서 본 논문에서는 하드웨어 비용 절감에 의해 가격 효율적인 고성능 침입 탐지 기술을 제안한다.

• 한국항행학회논문지
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• 제16권4호
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• pp.641-648
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• 2012

무선 싱크 노드에서 중요도가 낮은 데이터 패킷들을 업 스트림 할 때 혼잡과 지연이 발생하며, 이것은 에너지 효율, 메모리, 버퍼 크기 및 처리율 등에 영향을 미친다. 본 논문에서는 토너먼트 스케줄링을 이용한 새로운 무선 싱크 혼잡 제어 메커니즘을 제안한다. 제안된 기법은 스트림 결정 모듈과 이를 적용하는 서비스 차별화 모듈로 구성된다. 토너먼트에서 승리한 최종 승자는 혼잡을 효율적으로 제어할 뿐만 아니라 혼잡 지연에 따른 패킷 손실을 최소화한다. 또한 승자는 에너지 소모를 감소시키고, QoS를 향상시킨다. 본 논문에서는 시뮬레이션을 통해서 혼잡지시자 기반 제어기법, 신뢰도 기반 제어 기법, 최선 전송 제어 기법, 그리고 제안된 기법의 효율성을 살펴보며, 결과를 통하여 제안된 기법의 성능이 효율적임을 제시한다.

• Journal of Communications and Networks
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• 제18권3호
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• pp.493-501
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• 2016

In-network storage is an effective technique for avoiding network congestion and reducing power consumption in continuous data collection in wireless sensor networks. In recent years, network coding based storage design has been proposed as a means to achieving ubiquitous access that permits any query to be satisfied by a few random (nearby) storage nodes. To maintain data consistency in continuous data collection applications, the readings of a sensor over time must be sent to the same set of storage nodes. In this paper, we present an efficient approach to updating data at storage nodes to maintain data consistency at the storage nodes without decoding out the old data and re-encoding with new data. We studied a transmission strategy that identifies a set of storage nodes for each source sensor that minimizes the transmission cost and achieves ubiquitous access by transmitting sparsely using the sparse matrix theory. We demonstrate that the problem of minimizing the cost of transmission with coding is NP-hard. We present an approximation algorithm based on regarding every storage node with memory size B as B tiny nodes that can store only one packet. We analyzed the approximation ratio of the proposed approximation solution, and compared the performance of the proposed coding approach with other coding schemes presented in the literature. The simulation results confirm that significant performance improvement can be achieved with the proposed transmission strategy.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1107-1114
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• 2004

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve14 Phase 2)는 10Gbps 이더넷응용 뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. SPI-4.2 코어는 전송 인터페이스 블록과 수신 인터페이스 블록으로 구성되어 있으며, 전이중 통신을 지원한다. 전송부는 사용자 인터페이스로부터 64비트의 데이터와 14비트의 헤더 정보를 비동기 FIFO에 쓰고, PL4 인터페이스를 통해 DDR 데이터를 전송한다. 그리고 수신부의 동작은 전송부와 역으로 동작한다. 전송부와 수신부는 캘런더 메모리를 컨피규레이션함으로서 최대 256개의 채널 지원이 가능하고, 대역폭 할당을 제어할 수 있도록 설계하였다 DIP-4 및 DIP-2 패리티 생성 및 체크를 자동적으로 수행하도록 구현하였다. 설계된 코어는 자일링스 ISE 5.li 툴을 이용하여 VHDL언어를 사용하여 기술하였으며, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. 설계된 코어는 라인당 720Mbps의 데이터 율로 동작하였다. 따라서 총 11.52Gbps의 대역폭을 지원할 수 있다. SPI-4.2 인터페이스 코어는 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 전송 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.