• Journal of Communications and Networks
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• 제17권3호
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• pp.286-295
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• 2015

Avionic databuses fulfill a critical function in the connection and communication of aircraft components and functions such as flight-control, navigation, and monitoring. Ethernet-based avionic databuses have become the mainstream for large aircraft owning to their advantages of full-duplex communication with high bandwidth, low latency, low packet-loss, and low cost. As a new generation aviation network communication standard, avionics full-duplex switched ethernet (AFDX) adopted concepts from the telecom standard, asynchronous transfer mode (ATM). In this technology, the switches are the key devices influencing the overall performance. This paper reviews the avionic databus with emphasis on the switch architecture classifications. Based on a comparison, analysis, and discussion of the different switch architectures, we propose a new avionic switch design based on a time-division switch fabric for high flexibility and scalability. This also merges the design concept of space-partition switch fabric to achieve reliability and predictability. The new switch architecture, called space partitioned shared memory switch (SPSMS), isolates the memory space for each output port. This can reduce the competition for resources and avoid conflicts, decrease the packet forwarding latency through the switch, and reduce the packet loss rate. A simulation of the architecture with optimized network engineering tools (OPNET) confirms the efficiency and significant performance improvement over a classic shared memory switch, in terms of overall packet latency, queuing delay, and queue size.

• ETRI Journal
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• 제35권1호
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• pp.154-157
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• 2013

This letter proposes a memory-based parallel string matching engine using the compressed state transitions. In the finite-state machines of each string matcher, the pointers for representing the existence of state transitions are compressed. In addition, the bit fields for storing state transitions can be shared. Therefore, the total memory requirement can be minimized by reducing the memory size for storing state transitions.

• 한국정보과학회논문지:정보통신
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• 제32권4호
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• pp.543-550
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• 2005

인터넷은 그 급속한 성장과 더불어 점차 더 나은 서비스를 제공할 것을 요구받게 되었다. 이에 따라 차세대 인터넷 라우터들에서의 지능적인 패킷 분류 기능은 필수 불가결한 것으로 여겨지고 있다. 패킷 분류란 미리 정의된 classifier에 의거하여 입력된 패킷에 매치하는 가장 순위가 높은 룰을 찾는 과정이다. 기존에 나와있는 많은 패킷 분류 검색 구조들이 출발지, 목적지 프리픽스 필드에 기반하여 룰을 추려내는 접근 방법을 사용하고 있다. 그러나 대부분의 검색 구조들은 출발지, 목적지 프리픽스 검색을 위하여 트라이 구조에 바탕을 둔 순차적인 일차원 검색을 따르고 있으며, 매우 큰 메모리를 요구한다는 단점을 가지고 있다. 본 논문에서는 메모리를 매우 효율적으로 사용하면서도 출발지-목적지 프리픽스 쌍에 기반한 이차원 패킷 분류 구조를 제안하고자 한다. 코드워드로 구성된 이진 프리픽스 트리를 구성함으로써, 출발지 프리픽스 검색과 목적지 프리픽스 검색이 하나의 이진 트리를 통해 동시에 가능하도록 하였다. 또한 본 논문에서 제안하는 구조인 이차원 이진 프리픽스 트리는 트리 구조 내부에 비어있는 노드를 포함하고 있지 않으므로 트라이 구조가 가지고 있는 메모리의 비효율성 문제를 완전히 제거하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제50권4호
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• pp.176-181
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• 2001

As the data rate between chip-to-chip gets high, the skin effect and load of pins deteriorate noise margin. With these, noise disturbances on the bus channel make it difficult for receiver circuits to read the data signal. This paper has proposed a new pre-emphasis driver circuit which achieves wide noise margin by enlarging the signal voltage range during data transition. When data is transferred from a memory chip to a controller, the output boltage of the driver circuit reaches the final values through the intermediate voltage level. The proposed driver supplies more currents applicable to a packet-based memory system, because it needs no additional control signal and realizes very small area. The circuit has been designed in a 0.18 ${\mu}m$ CMOS process, and HSPICE simulation results have shown that the data rate of 1.32 Gbps be achieved. Due to its result, the proposed driver can achieved higher speed than conventional driver by 10%.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1171-1177
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• 2002

본 논문에서는 ATM(Asynchronous Transfer Mode) 기반 레이블 에지 라우터에서 POS(Packet over SONET) 정합 기능을 가지는 고속의 IP(Internet Protocol) 패킷 포워딩 엔진을 제안하였다. 포워딩 엔진은 POS 물리층으로부터 수신되는 패킷에 대하여 TCAM(Ternary Content Addressable Memory)을 사용하여 고속의 룩업 처리가 가능하도록 하였다. 또한, 고속의 IP 헤더 처리 및 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하여 하드웨어적으로 고속의 IP 패킷 포워딩이 가능하도록 하였다. 제안한 포워딩 엔진은 룩업 제어기에 MPLS(Multiprotocol Label Switching) 패킷 처리 기능을 구현함으로써 레이블 에지 라우터 기능도 수행하도록 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.171-174
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• 2004

Packet classification is an essential architectural component in implementing the quality-of-service (QoS) in today's Internet which provides a best-effort service to ail of its applications. Multiple header fields of incoming packets are compared against a set of rules in packet classification, the highest priority rule among matched rules is selected, and the packet is treated according to the action of the rule. In this Paper, we proposed a new packet classification scheme based on parallel multiple hashing on tuple spaces. Simulation results using real classifiers show that the proposed scheme provides very good performance on the required number of memory accesses and the memory size compared with previous works.

• 전기학회논문지
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• 제68권2호
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• pp.364-369
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• 2019

Generally, since memory chips should be tested all, considering its volume, the reduction in test time for detecting faults plays an important role in reducing the overall production cost. The parallel testing of chips in one ATE is a competitive solution to solve it. In this paper, NOC is proposed as test interface architecture between DUTs and ATE. Because NOC can be extended freely, there is no limit on the number of DUTs tested at the same time. Thus, more memory can be tested with the same bandwidth of ATE. Furthermore, the proposed NOC-based parallel test method can increase the efficiency of channel usage by packet type data transmission.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.533-536
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• 2000

In this paper, we proposed high performance packet forwarding engine for asynchronous transfer mode(ATM) based gigabit routers. The forwarding engine is based on ATM switch and accommodates four 622Mbps ports. The forwarding engine has been designed to be able to process the Intemet protocol(IP) packet at 2.5Gbps using the pipelined If header processing and lookup control mechanism. For high performance packet forwarding, we used content addressable memory(CAM) based routing coprocessor operating in hardware and implemented the pipelined lookup control function into a field programmable gate array(FPGA). The pipelined packet header processing mechanism enhanced the forwarding performance of the If packets ingressed from four different 622Mbps ports. Moreover, the If lookup controller designed to have the performance up to 12.5Mpps. The proposed forwarding engine is also designed to support differentiated services(DS) and multiprotocol label switching(MPLS).

• 인터넷정보학회논문지
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• 제8권5호
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• pp.161-170
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• 2007

본 논문은 데이터 메모리 평면과 스위칭 평면을 분리하여 패킷 데이터의 저장과 메모리 주소 포인터의 스위칭이 병렬적으로 처리 가능하며 IP 패킷의 가변 길이 스위칭이 가능한 새로운 스위치 구조를 제안한다. 제안한 구조는 기존 VOQ방식의 복잡한 중재 알고리즘이 필요 없으며 출력 큐 방식의 스위치에서만 적용되고 있는 QoS를 입력 큐에서 고려한다. 성능분석 결과 제안한 구조는 기존의 공유 메모리 기반의 구조들에 비해 상대적으로 낮은 평균 지연 시간을 가지며 스위치의 크기가 증가하더라도 일정한 지연 시간을 보장함을 확인하였다.

• 정보처리학회논문지C
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• 제13C권7호
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• pp.821-830
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• 2006

전 세계적으로 큰 피해를 주는 웜을 탐지하고 필터링 하는 것은 인터넷 보안에서 큰 이슈중의 하나이다. 웜을 탐지하는 하나의 방법으로서 리눅스 넷필터 커널 모듈이 사용된다. 웜을 탐지하는 기본 동작으로서 스트링 매칭은 네트웍 상으로 들어오는 패킷을 미리 정의된 웜 시그니쳐(Signature, 패턴)와 비교하는 것이다. 웜은 하나의 패킷 혹은 2개(혹은 그 이상의) 연속된 패킷에 나타난다. 이때, 웜의 일부분은 첫 번째 패킷에 있고 나머지 부분은 연속된 패킷 안에 있다. 웜 패턴의 최대 길이가 1024 바이트를 넘지 않는다고 가정하면, 2048 바이트의 길이를 가지는 2개의 연속된 패킷에 대해서 스트링 매칭을 수행해야만 한다. 이렇게 하기 위해, 리눅스 넷필터는 버퍼에 이전 패킷을 저장하고 버퍼링된 패킷과 현재의 패킷을 조합한 2048 바이트 크기의 스트링에 대해 매칭을 수행한다. 웜 탐지 시스템에서 다루어야 하는 동시 연결 개수의 수가 늘어날수록 버퍼(메모리)의 총 크기가 증가하고 스트링 매칭 속도가 감소하게 된다. 이에 본 논문에서는 메모리 버퍼 크기를 줄이고 스트링 매칭의 속도를 증가시키는 버퍼를 이용하지 않는 스트링 매칭 방식을 제안한다. 제안된 방식은 이전 패킷과 시그니쳐(Signature)의 부분 매칭 결과만을 저장하고 이전 패킷을 버퍼링하지 않는다. 부분 매칭 정보는 연속된 패킷에서 웜을 탐지하는데 사용된다. 제안된 방식은 리눅스 넷필터 모듈을 수정하여 구현하였고, 기존 리눅스 넷필터 모듈과 비교하였다. 실험 결과는 기존 방식에 비해 25%의 적은 메모리 사용량 및 54%의 속도 향상을 가짐을 확인하였다.