본 논문에서는 LFSR(Linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 단계적으로 적용한 영상 암호화 방법을 제안한다. 먼저 LFSR을 이용하여 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그런 다음, 생성된 수열을 원 영상과 XOR 연산하여 1단계로 암호화된 영상을 얻는다. 그리고, 게이트웨이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 1단계로 암호화된 영상에 곱하여 2D CAT 방법으로 암호화를 한다. 마지막으로, 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.
본 논문에서는 LFSR(Linear Feedback Shift Register)과 2D CAT(Two-Dimensional Cellular Automata Transform)를 이용한 영상 암호화법을 제안한다. 먼저 LFSR을 이용하여 원 영상의 크기만큼 PN(pseudo noise) 수열을 생성한다. 그런 다음, 생성된 수열을 원 영상과 XOR 연산하여 원 영상을 변환한다. 그리고, 게이트웨이 값을 설정하여 2D CAT 기저함수를 생성한다. 생성된 기저함수를 변환된 원 영상에 곱하여 2D CAT 영상 암호화를 한다. 마지막으로, 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.
전력선 통신(Power-Line Communi-cation)에 있어서 전력선은 유선 매체임에도 불구하고 수많은 분기 및 부하접속, 그리고 상호간의 임피던스 부정합에 의해 무선 통신 채널 환경과 같은 다중 경로 페이딩 특성을 갖게 된다. 따라서 채널의 다중경로 해석이 상당히 중요하며, 실제 전력선 통신 채널 연구 분야에서 신호 송수신단 사이의 임펄스 응답 측정을 바탕으로 다중경로를 분석하는 방안이 적용되고 있다. PN 시퀀스를 이용한 광대역 임펄스 응답 측정 방식은 무선 채널 환경에 대해 개발되었으나, 현재는 무선 채널은 물론 전력선 채널과 같은 유선 채널에서도 적용되고 있다. 게다가 고압 배전선로와 같이 다중 경로를 포함하는 장거리 통신채널은 PN 시퀀스 방식이 여러 가지 면에서 효율적이다[1]. 본 논문에서는 PN 시퀀스 방식의 광대역 임펄스응답 측정 방법을 통해 고압 배전선로 채널의 다중경로 특성을 측정, 검토하고 이를 제시하였다.
본 논문은 주파수 선택적 이동통신 채널에서 RAKE 수신기를 위한 IS-95 DS/CDMA 시스템의 코드동기 및 개선된 검파기법을 제안한다. DS/CDMA 시스템은 다경로 페이딩 성분을 극복하기 위하여 RAKE 수신기를 사용한다. RAKE 수신기의 성능을 극대화하기 위하여 각 RAKE 브랜치에 정확한 PN 코드 오프셋을 제공하여야 한다. 본 논문의 코드동기 알고리듬은 다경로 페이딩 채널에서 RAKE 브랜치를 위한 PN 코드의 오프셋을 추정하는 알고 리듬이다. Monte Carlo 방법을 적용하여 실험을 행하였고, 동기시스템의 성능을 평가하기 위하여 평가척도로 검파확률 및 평균동기시간을 사용하였다. 그리고 적분시간, 도플러 주파수, 처리이득, 사용자수가 동기시스템에 끼치는 영향을 연구 분석하였다.
본 논문은 DS-SS/TDMA 패킷 통신에서 부호획득 성능을 향상시킬 수 있는 프리앰블 구조와 부호획득 방법을 제안한다. 제안된 방법은 프리앰블의 각 구간마다 짧은 확산부호의 위치를 다르게 하교 구간 간의 짧은 확산부호의 위치 차이 및 각 구간의 짧은 확산부호 위치에서 데이터 시작점의 차이를 테이블로 저장함으로써 일부 구간의 수신 오류 시에도 데이터 시작점을 정확하게 판단할 수 있다. 모의실험 결과 제안된 방법은 같은 길이의 짧은 확산부호를 사용할 때 기존 방법에 비해 최소 5dB의 이득이 있으며, 기존보다 1/4 길이의 짧은 확산부호로도 기존방법과 동일한 부호획득 성능을 나타내었다.
본 논문에서는 파일롯 채널(pilot channel)이 존재하는 직접확산 코드분할 다중접속 방식(DS-CDMA)에서 PN 코드의 초기 동기획득 성능을 개선하기 위해 연판정 기법을 사용하는 방법을 제안한다. 본 논문에서 제안하는 연판정 기법을 하이브리드 동기획득 알고리듬에 적용하고, 평균 동기획득 시간 측면에서 분석한다. 분석을 위해, 제안된 방식의 수학적 모델을 제시하고, IMT-2000 채널모델에서 시뮬레이션을 수행한다. 수식적인 분석 결과, 제안된 방식이 한 쌍의 임계치를 사용하는 기존 방식에 비해 평균 동기획득 시간에서 약 0.2초 내지 0.4초 정도의 성능향상을 가져오는 것을 보여준다. 이것은 연판정 기법이 기존의 경판정 기법의 사용으로 인한 성능열화를 보상함으로써 생기는 이득이라고 볼 수 있다.
본 논문에서는 두 개의 선형 MLCA(Maximum Length Cellular Automata)을 이용한 영상 암호화 방법을 제안한다. 암호화 방법은 먼저 8 비트 초기 값을 임의로 설정한다. 그 다음, 설정된 초기 값을 이용하여 행과 열을 단계적으로 변화시켜 고품질의 PN(pseudo noise) 수열을 생성한다. 생성된 수열을 이용하여 기저영상을 생성한다. 마지막으로 기저영상을 원 영상과 XOR 연산함으로서 암호화 수준이 높은 결과 영상을 얻는다. 히스토그램 및 안정성 분석을 통하여 제안한 방법이 높은 암호화 수준의 성질을 가졌음을 검증한다.
A hybrid PN code phase acquisition system based on a least-mean-square adaptive filter, interpreted as a channel estimator is proposed and analyzed for direct-sequence spread-spectrum systems under frequency selective Rayleigh fading channels. Closed form expressions are derived for the filter tap weights and detection/false alarm probabilities. Compared to previously proposed systems, the proposed system achieves smaller mean acquisition times, is more robust to the operating signal-to-noise ratio and allows for multiplication free tap weight updates.
In DS/SS systems it is necessary to synchronize the locally generated despreading signal with the received spreading signal to demodulate the received signal. The synch process between the two signals is usually accomplished in two steps : first acquisition then tracking. In this paper, an acquisition system aided by the neural network is proposed for the rapid and exact acquisition in DS/SS. the neural netowrk is composed o fthree-layered perpecptrons and trained by the backpropagation algorithm. The performance of the proposed system is analyzed and compared with ones of conventional systems using the sequential estimation technique under an additive while gaussian noisy channel. In all of th econsidered simulations, the proposed system outperforms conventional systems.
A noncoherent full-digital PN(pseudo noise) code acquisition/tracking loop has been presetned and implemented in FPGA for the CDMA band-limited direct-sequence spread-spectrum (DS-SS) signals. It employs a simple decimator to control of local PN code phase to lower the hardware cost, and a second order loop to enable the more accurate tracking. The proposed acquisition/tracking loop has been designed in RTL-level VHDL, synthesized into logic gates using the design analyzer of synopsys software, implemented in an ALTERA FPGA chip, and tested. The number of logic gates used in the implemented FPGA chip is around 7000. The functionality has been verified using a PC interface circuitry and a logic analyzer.
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[게시일 2004년 10월 1일]
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