• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.226-227
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• 2013

본 논문에서는 기존의 하이브리드 PLL(Phase Locked Loop) 방법에서 개선된 PLL 방법을 제시한다. 기존의 하이브리드 PLL 방법은 정상분을 동기 좌표계에서 추출하여 다시 정지 좌표계로 변환 후 제어루프를 거쳐 위상을 검출 하는 방법이다. 이를 개선하여 정지 좌표계에서 정상분을 추출하여 제어루프를 거쳐 위상을 검출 하여 기존의 하이브리드 PLL 방법에서 보다 연산 및 제어가 간소해지는 장점이 있다. 제안된 방법을 시물레이션(MATLAB Simulink)을 통해 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.47-48
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• 2013

In order to evaluate the response of the grid-connected systems, Phase lock technology is widely used in power electronic devices to obtain the phase angle, amplitude, and frequency of the grid voltage because phase locked loop (PLL) algorithms are very important for grid synchronization and monitoring in the grid connected power electronic devices. This paper presents a performance evaluation in tracking grid angular frequency through single phase synchronization techniques which are an enhanced PLL (EPLL), second-order generalized integrator-PLL (SOGI-PLL), and second-order generalized integrator-frequency locked loop (SOGI-FLL). These techniques are properly analyzed through several steps to get the best technique which can track the frequency accurately and smoothly.

• 전력전자학회논문지
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• 제5권3호
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• pp.215-220
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• 2000

본 논문에서는 SRM운전에서 맥동토오크와 부하토오크의 변화로 인한 속도변경을 줄이기 위해 동적 도통각 제어 원리를 이용한 PLL(Phase Locked Loop) 속도제어 방식을 채택하였다. SRM은 많은 장점을 가지고 있으나 토오크리플에 따른 속도변동으로 정밀한 속도제어에 어려움이 있다. SRM 구동 시스템에 PLL을 적용한 결과 전동기는 강인한 정속도 운전을 할 수 있으며, 또한 운전속도에 따라 선행각을 조정함으로서 고효율 구동을 할 수 있었다. 구성된 시스템은 운전속도와 부하의 변화에 따라 선행각이 증가함으로써 뛰어난 동적 속도제어 특성을 갖고 있으며, 인버터 인가전압을 제어하는 선행각을 조정함으로서 일정부하 영역에서 높은 효율특성을 가진다. SRM 구동 시스템의 PLL 속도제어와 고효율 구동을 위한 도통각제어를 위해 TMS320F240 DSP를 사용함으로서 디지털 제어기의 유연성과 소형화를 꾀하였다.

• Journal of Multimedia Information System
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• 제5권2호
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• pp.139-142
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• 2018

This work presents a novel architecture of phase locked loop (PLL) with the current compensating scheme to improve phase noise characteristic. The proposed PLL has two charge pumps (CP), main-CP (MCP) and sub-CP (SCP). The smaller SCP current with same time duration but opposite direction of UP/DN MCP current is injected to the loop filter (LF). It suppresses the voltage fluctuation of LF. The PLL has a novel voltage controlled oscillator (VCO) consisting of a voltage controlled resistor (VCR) and the three-stage ring oscillator with latch type delay cells. The VCR linearly converts voltage into current, and the latch type delay cell has short active on-time of transistors. As a result, it improves phase noise characteristic. The proposed PLL has been fabricated with $0.35{\mu}m$ 3.3 V CMOS process. Measured phase noise at 1 MHz offset is -103 dBc/Hz resulting in 3 dBc/Hz phase noise improvement compared to the conventional PLL.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.355-362
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• 2003

본 논문에서는 완전 동기된 수신신호가 되도록 다이버시티의 브랜치간에 발생하는 위상차를 PLL의 이득값을 조절하여 보정할 경우, 시스템의 복잡도를 줄이면서 성능이 좋은 하이브리드 SC/MRC 다이버시티 방식이 적용된 DS/CDMA 시스템의 성능분석을 하였다. 또한, 이동통신 환경에 대한 채널 환경 모델로 나카가미-m 페이딩 채널 환경을 채택하였으며, 나카가미 페이딩 지수에 따른 DS/CDMA 시스템에서 고려사항인 사용자, 프로세싱이득 및 경로수를 고려한 하이브리드 SC/MRC 다이버시티에 대한 시뮬레이션을 수행하였다. 분석결과 페이딩 환경에 따라 완전히 위상이 일치하도록 하기 위한 PLL의 이득값이 존재함을 알 수 있었다 이는 하이브리드 SC/MRC 다이버시티 방식이 적용된 DS/CDMA 시스템의 성능 개선을 위해 적절한 PLL 이득값을 조절하여 성능의 개선을 이룰수 있음을 확인하였다. 결과적으로, 하이브리드 SC/MRC 다이버시티 방식이 적용된 DS/CDMA 시스템을 실제 통신 환경에서 적용할 경우, 완전 동기된 수신 신호가 되기 위해 페이딩 지수에 따라 조금의 차이는 있지만 PLL 이득 값이 5dB이상 되어야 함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• 전기전자학회논문지
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• 제9권1호
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• pp.40-46
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• 2005

본 논문은 공정변화를 검출하여 회로에 반영 및 보상하는 드레인 정규화 검출 (regulated drain detection) 방식과 차동 VCO에 적용하는 기법을 제안하였으며, 제안된 방식과 기법을 검증하기 위하여 저 전압 차동 PLL을 제작하여 그 성능을 검증하였다. 제안된 드레인 정규화 검출 방식과 이를 차동적으로 응용하여 설계된 저-지터 차동 PLL은 실제로 $0.18{\mu}m$ 1-폴리 3-메탈 공정으로 제작되었으며 공정변화에 따른 여러 가지 공정 코너 (corner)에 대한 VCO의 동작을 다양한 모의실험을 통하여 검증하였다. 제작된 PLL은 80MHz - 240MHz의 동작범위를 가지며 전체 die size는 내부 루르필터를 포함하여 $330{\mu}m\;{\times}\;380{\mu}m$이다. 1.8V 공급전압 일때 모든 동작주파수에 대한 트랙킹 지터 특성은 150psec peak-to-peak 이하로 안정적인 성능을 보였다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.235-244
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• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.

• Journal of Power Electronics
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• 제11권3호
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• pp.360-368
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• 2011

This paper proposes an active frequency with a positive feedback in the d-q frame anti-islanding method suitable for a robust phase-locked loop (PLL) algorithm using the FFT concept. In general, PLL algorithms for grid-connected PV PCS use d-q transformation and controllers to make zero an imaginary part of the transformed voltage vector. In a real grid system, the grid voltage is not ideal. It may be unbalanced, noisy and have many harmonics. For these reasons, the d-q transformed components do not have a pure DC component. The controller tuning of a PLL algorithm is difficult. The proposed PLL algorithm using the FFT concept can use the strong noise cancelation characteristics of a FFT algorithm without a PI controller. Therefore, the proposed PLL algorithm has no gain-tuning of a PI controller, and it is hardly influenced by voltage drops, phase step changes and harmonics. Islanding prediction is a necessary feature of inverter-based photovoltaic (PV) systems in order to meet the stringent standard requirements for interconnection with an electrical grid. Both passive and active anti-islanding methods exist. Typically, active methods modify a given parameter, which also affects the shape and quality of the grid injected current. In this paper, the active anti-islanding algorithm for a grid-connected PV PCS uses positive feedback control in the d-q frame. The proposed PLL and anti-islanding algorithm are implemented for a 250kW PV PCS. This system has four DC/DC converters each with a 25kW power rating. This is only one-third of the total system power. The experimental results show that the proposed PLL, anti-islanding method and topology demonstrate good performance in a 250kW PV PCS.

• 한국산학기술학회논문지
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• 제8권2호
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• pp.219-225
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• 2007

AC/DC 컨버터, UPS 등의 적용 분야에서 사용하는 계통 전압의 주파수와 위상 정보는 매우 중요하다. 3상의 경우에는 계통 전압 벡터를 사용하여 계통 전압의 위상 및 주파수 정보를 쉽게 얻을 수 있으나, 단상의 경우에는 계통 전압의 위상 및 주파수 검출이 어렵다. 본 논문에서는 가상 2상 방식을 사용하여 계통 전압의 주파수와 위상을 검출하는 단상 PLL 방법들의 동작을 컴퓨터 시뮬레이션 및 실험을 통하여 살펴보고 각 방법들의 제어 성능을 비교 검토하여 본다.