• 전자공학회논문지
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• 제52권8호
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• pp.74-85
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• 2015

PCI Express는 프로세서와 시스템의 IO 장치들을 연결하기 위하여 널리 사용되는 업계 표준이다. PCI Express 는 이전 PCI 표준에서 유래하며, 전통적으로 하나의 PC 혹은 서버 내에서 사용되어져 왔다. PCI Express의 고속, 저전력, 고효율 특성은 기존 시스템 연결망과는 다른 형태의 대안 연결망으로써 고려되고 있다. 본 논문에서는 이와 같은 PCI Express를 이용한 시스템 연결망(PCIeLINK)을 설계, 구현하고 초기 시험 결과를 제시한다. 본 논문에서는 PCI Express를 이용한 fail-over 시스템에 자주 사용되는 non-transparent bridging(NTB)기법을 이용하여 PCI Express 기반 시스템 연결망을 설계, 구현 하였다. NTB는 PCI Express 장치를 단순 연결할 경우 발생되는 전기적, 논리적 충돌을 방지하는 기법으로써, PCI Express Gen2 규격에 기반한 20 Gbps급의 ${\times}4$ 연결을 하나의 카드에 복수개 구현하고 이를 시험하였다. 개발된 PCI Express기반 시스템 인터커넥트 장치는 최대 8.6 Gbps의 단방향 성능을 보였으며, Linux 기반의 TCP/IP 환경에서 최대 5.1 Gbps의 성능을 나타내는 것으로 측정 되었다.

• 한국항공우주학회지
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• 제48권12호
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• pp.1005-1012
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• 2020

PCI-Express 버스를 적용하는 항공전자 시스템은 CPU와 입출력 장치를 하나의 채널만을 사용하여 연결하기 때문에, 불행하게도 그 채널에 고장이 발생하면 적어도 하나의 입출력 장치를 사용할 수 없게 되는 문제가 있다. 본 논문은 항공전자 시스템을 위한 PCI-Express 버스의 결함감내 구조를 제시하기 위해서, PCI-Express 채널을 이중화하여 하나의 채널에 고장이 발생하여도 고장이 발생하지 않은 다른 채널을 통해 여전히 정상적으로 기능하는 버스 구조를 제시한다. 논문에서 제시하는 버스 구조는 두 개의 CPU port에서 출력된 이중적 PCI-Express 버스 신호를 각각의 switch 회로에 입력되게 하고, 이 회로가 각 입출력 장치에 결함을 감내하도록 선택된 독립된 버스 채널을 제공하게 한다. 본 논문에서는 제시하는 버스 구조를 구현 및 실험하여 하나의 PCI-Express 버스에 고장이 발생하면, 그 고장 상황을 실시간으로 감지되고, 고장이 발생하지 않은 다른 버스로 채널을 전환되어 정상적으로 통신이 수행되는 것을 보인다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제6권3호
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• pp.105-112
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• 2017

PCI Express는 고속, 저전력 등의 특성으로 인하여 프로세서와 주변 I/O 장치들을 연결하는 업계 표준의 버스 기술이다. PCI Express는 최근 고성능 컴퓨터나 클러스터/클라우드 컴퓨팅 등의 분야에서 시스템 인터커넥션 네트워크로서 그 활용가능성을 검증하고 있는 추세이다. PCI Express가 시스템 인터커넥션 네트워크로서 활용가능하게 된 계기는 PCI Express에 NTB(non-transparent bridge) 기술이 도입되면서부터이다. NTB 기술은 물리적으로 두 PCI Express subsystem을 연결가능하도록 하지만, 필요할 경우 논리적인 격리(isolation)를 제공하는 특징이 있다. 또한, PGAS(partitioned global address space)와 같은 공유 주소 공간(shared address space) 프로그래밍 모델은 최근 멀티코어 프로세서의 보편화로 인하여 병렬컴퓨팅 프레임워크로 각광받고 있다. 따라서, 본 논문에서는 차세대 병렬컴퓨팅 플랫폼을 위하여 PCI Express 환경에서 OpenSHMEM을 구현하기 위한 초기 OpenSHMEM API를 설계 및 구현하였다. 본 연구에서 구현한 15가지 OpenSHMEM API의 정확성을 검증하기 위해서 Github의 openshmem-example 벤치마크의 수행을 통하여 확인하였다. 현재 시중에서는 PCI Express 기반 인터커넥션 네트워크는 가격이 매우 비싸고 아직 일반인이 사용하기 용이하도록 NIC형태로 널리 보급되지 않은 실정이다. 이러한 기술개발 초기단계에서 본 연구는 PCI Express 기반 interconnection network를 RDK(evaluation board) 수준에서 실제로 동작하는 실험환경을 구축하고, 여기에 추가로 최근 각광받는 OpenSHMEM software stack를 자체적으로 구현하였다는 데 의의가 있다.

• 전자통신동향분석
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• 제22권4호통권106호
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• pp.133-143
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• 2007

PCI Express는 고속 차동신호를 사용한 점대점(point-to-point) 프로토콜로 신호무결성(signal-integrity) 측정을 위해 기존의 병렬버스신호와 다른 파라미터(parameter)들이 사용되고 있다. PCI Express 시스템에서 중요한 전기 파라미터는 loss와 jitter이며 eye diagram을 통해서 분석이 가능하다. 본 고는 PCI Express 송수신 버퍼의 전기 규격과 애드인카드(add-in card) 시스템의 전기적 여유(budgets)의 의미와 분석을 다룬다. 또한 실제적인 PCI Express 시스템에서 전기 파라미터들을 측정하고 분석, 디버깅의 방법을 다룬다.

• 전자공학회논문지
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• 제52권4호
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• pp.125-132
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• 2015

PCI Express는 고속 차동신호를 사용한 점대점(point-to-point) 프로토콜로 시스템 설계 시 Eye Diagram을 통한 신호의 손실(Loss)과 지터(Jitter) 분석이 필요하다. 특히 PCI Express Gen3 물리 신호는 8Gbps의 고속 직렬신호로 고속신호분석에 의한 시스템 설계가 반드시 요구된다. 본 논문은 PCI Express Gen3 서버 연결망 스위치카드 시스템 제작을 통하여 고속 직렬신호의 토폴로지 추출, 채널분석, 채널의 S-파라미터 추출 및 송수신 버퍼를 포함한 시스템의 신호분석 시뮬레이션을 다룬다. 채널의 손실을 보안하기 위해 수신단 Eye diagram 분석을 통하여 송신 버퍼의 이퀄라이저 파라미터를 조정하여 송신단 최적의 De-emphasis와 Preshoot 파라미터 값을 시뮬레이션을 통하여 찾고 있다.

• Journal of Information Processing Systems
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• 제13권1호
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• pp.95-103
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• 2017

The PCI Express is a widely used system bus technology that connects the processor and the peripheral I/O devices. The PCI Express is nowadays regarded as a de facto standard in system area interconnection network. It has good characteristics in terms of high-speed, low power. In addition, PCI Express is becoming popular interconnection network technology as like Gigabit Ethernet, InfiniBand, and Myrinet which are extensively used in high-performance computing. In this paper, we designed and implemented a evaluation platform for interconnect network using PCI Express between two computing nodes. We make use of the non-transparent bridge (NTB) technology of PCI Express in order to isolate between the two subsystems. We constructed a testbed system and evaluated the performance on the testbed.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.811-814
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• 2003

Today's and tomorrow's processors and I/O devices are demanding much higher I/O bandwidth than PCI 2.3 or PCI-X can deliver and it is time to engineer a new generation of PCI to serve as a standard I/O bus for future generation platforms. According to this demand the PCI SIG proposed PCI Express. This paper describes about the design of PCI Express Behavioral Model. A Behavioral Model enables the designers to test whether the design specifications are met by performing computer simulations rather than experiments on the physical prototype. In the proposed Model, we can verify whether our design concept satisfies the PCI Express functional protocol.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.41-44
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• 2003

In this paper, we propose design of PCI Express Physical Layer for IP. The proposed design is compatible with PCI Express Base specification Revision 1.0a. and supports only single Lane. The best feature of this design is that Physical Layer includes Power Management block. Therefor, the entire design of PCI Express component is simplified. In the near future, as optimizing this design and extending Lane, we will redesign Physical Layer.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.281-284
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• 2004

In this paper, a verification method and model for a PCI-Express device are described. PCI-Express technology is one of new I/O interconnection technologies which is intended to replace conventional PCI based technology, and is introduced by PCI-SIG in 2002. For a fast prototyping, a verification suite which includes a behavioral model and stimuli is needed before actual design is finished. And also it should be simple in structure and accurate enough to verify the design. In this paper, an Early Verification Suite (EVS) which complies with PCI-Express protocol is developed and tested.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.69-72
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• 2003

The PCI Express spec introduces retry buffer in Data Link Layer For data integrity. But this buffer have some restrictions as buffer's usage. So we proposed effective management for retry buffer on PCI-Express interface. Proposed buffer management give increase performance and data integrity simultaneously.