• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2016.11a
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• pp.157-158
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• 2016

본 논문에서는 구글 탱고 플랫폼을 이용한 실내 3차원 지도 취득과 이를 이용한 증강 내비게이션을 구현하는 방법을 제시한다. 취득한 3차원 지도는 가공을 통해 서버로 전송된다. 내비게이션은 초기 위치를 QR 코드로 파악하고 목적지와의 관계를 통해 가속도 센서와 방향 센서를 사용하여 올바른 길로 인도한다. 증강현실을 구현하기 위해 길 안내화면은 기기의 카메라를 통해 현실을 배경으로 하였고, OpenGL ES 라이브러리를 활용하여, 직진, 좌회전, 우회전 총 세 개의 화살표를 렌더링 한 후 카메라위에 중첩하였다. 증강 내비게이션을 통해 사용자는 스마트폰의 화면만 보고 실내에서 안전하게 장애물을 피하며 빠르게 목적지까지 도착할 수 있게 된다.

• Journal of Korea Multimedia Society
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• v.11 no.6
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• pp.816-827
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• 2008

In this paper, two-stage pipelined floating-point arithmetic unit (FP-AU) is designed. The FP-AU processor supports seventeen operations to apply 3D graphics processor and has area-efficient and low-latency architecture that makes use of modified dual-path computation scheme, new normalization circuit, and modified compound adder based on flagged prefix adder. The FP-AU has about 4-ns delay time at logic synthesis condition using $0.18{\mu}m$ CMOS standard cell library and consists of about 5,930 gates. Because it has 250 MFLOPS execution rate and supports saturated arithmetic including a number of graphics-oriented operations, it is applicable to mobile 3D graphics accelerator efficiently.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.4
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• pp.727-736
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• 2009

In this paper, the $arccos(cos^{-1})$ arithmetic unit for mobile graphics accelerator is designed. The mobile vector graphics applications need tight area, execution time, power dissipation, and accuracy constraints compared to desktop PC applications. The designed processor adopts 2nd-order polynomial approximation scheme based on IEEE floating point data format to satisfy speed and accuracy conditions and reduces area via hardware sharing structure. The arccosine processor consists of 15,280 gates and its estimated operating frequency is about 125Mhz at operating condition of $0.35{\mu}m$ CMOS technology. Because the processor can execute arccosine function within 7 clock cycles, it has about 17 MOPS(million arccos operations per second) execution rate and can be applicable to mobile OpenVG processor. And because of its flexible architecture, it can be applicable to the various transcendental functions such as exponential, trigonometric and logarithmic functions via replacement of ROM and minor hardware modification.

• 한국HCI학회:학술대회논문집
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• 2006.02a
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• pp.1271-1276
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• 2006

DMB 데이터 표준화 위원회는 기존의 방송과 차별화 된 서비스를 제공하기 위하여 MPEG-4 BIFS Core 2D @ Level 1 을 지상파 DMB 데이터 표준으로 선택하였다. 그러나 MPEG-4 BIFS Core 2D @ Level 1 은 비디오 객체 위에 간단한 2D 도형을 오버레이하는 정도의 기능만을 제공하고 있어서, 아직은 DMB 데이터 표준에 3D 데이터 표현에 대한 내용을 포함하고 있지 않다. 따라서 본 논문에서는 향후 DMB 용 데이터 콘텐츠에서 3D 그래픽스를 활용한 멀티미디어 콘텐츠 개발이 가능하도록 3D 그래픽스 표현을 위한 프로파일을 제시하고자 한다. 방송의 새로운 영역인 모바일 환경에서의 BIFS 활용을 위하여 본 연구에서는 MPEG-4 BIFS 의 3D 노드들을 기반으로 모바일 환경에 적합한 노드들을 추려서 프로파일을 구성하였다. 이를 위해 콘텐츠 제작 시 노드 사용 빈도 및 각 노드별 리소스 사용 정도를 조사하였고, 모바일에서 그래픽스 객체 표현을 위한 언어인 OpenGL|ES, JSR184, Mobile Direct3D 등의 표준과 BIFS 표준을 비교 분석하였다. 이러한 조사 내용을 바탕으로 BIFS 3D 노드들 중에서 DMB 용 3D 콘텐츠 구현에 적합한 노드들을 분석하였으며 프로파일 검증을 위한 테스트 콘텐츠를 작성하였다. 향후 멀티미디어 콘텐츠는 다양한 3D 그래픽스 기술의 활용이 예상되므로 이와 같은 연구를 통해 DMB 환경에서도 3D 그래픽스를 객체를 표현이 가능하게 된다면, 다양한 데이터 콘텐츠 개발을 위한 발판이 되어 향후 데이터 방송 활성화에 기여할 수 있을 것이라 기대된다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.05a
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• pp.140-142
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• 2011

In this paper, special purpose arithmetic unit for mobile graphics accelerator is designed. The designed processor supports six operations, such as $1/{\chi}$, $\frac{1}{{\sqrt{x}}$, $log_2x$, $2^x$, $sin(x)$, $cos(x)$. The processor adopts 2nd-order polynomial minimax approximation scheme based on IEEE floating point data format to satisfy accuracy conditions and has 5-stage pipeline structure to meet high operational rates. The SFAU processor consists of 23,000 gates and its estimated operating frequency is about 400 Mhz at operating condition of 65nm CMOS technology. Because the processor can execute all operations with 5-stage pipeline scheme, it has about 400 MOPS(million operations per second) execution rate. Thus, it can be applicable to the 3D mobile graphics processors.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.5
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• pp.857-864
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• 2006

This paper describes a design of low-power/small-area arithmetic circuits which are vector processing unit powering nit, divider unit and square-root unit for mobile 3D graphic accelerator. To achieve area-efficient and low-power implementation that is an essential consideration for mobile environment, the fixed-point f[mat of 16.16 is adopted instead of conventional floating-point format. The vector processing unit is designed using redundant binary(RB) arithmetic. As a result, it can operate 30% faster and obtained gate count reduction of 10%, compared to the conventional methods which consist of four multipliers and three adders. The powering nit, divider unit and square-root nit are based on logarithm number system. The binary-to-logarithm converter is designed using combinational logic based on six-region approximation method. So, the powering mit, divider unit and square-root unit reduce gate count when compared with lookup table implementation.