• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.3
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• pp.577-585
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• 2004

System Packet Interface Level 4 Phase(SPI-4.2) is an interface for packet and cell transfer between a physical layer(PHY) device and a link layer device, for aggregate bandwidths of OC-192 ATM and Packet Over Sonet/SDH(POS), as well as 10Gbps Ethernet applications. In this paper, we performs the research for SPI-4.2. Also we analyze the performance of SPI-4.2 interface module after modeling using C programming language. This paper shows that SPI-4.2 interface module with 512-word FIFO depth is able to be adapted for the offered loads to 97％ in random uniform traffic and 94％ in bursty traffic with bursty length 32. SPI-4.2 interface module can experience an performance degradation due to heavy overhead when it massively receives small size packets less than 14-byte. SPI-4.2 interface module is suited for line cards in gigabit/terabit routers, and optical cross-connect switches, and SONET/SDH-based transmission systems.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.6
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• pp.1107-1114
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• 2004

System Packet Interface Level 4 Phase 2(SPI-4.2) is an interface for packet and cell transfer between a physical layer(PHY) device and a link layer device, for aggregate bandwidths of OC-192 ATM and Packet Over Sonet/SDH(POS), as well as 10Gbps Ethernet applications. SPI-4.2 core consists of Tx and Rx modules and supports full duplex communication. Tx module of SPI-4.2 core writes 64-bit data word and 14-bit header information from the user interface into asynchronous FIFO and transmits DDR(Double Data Rate) data over PL4 interface. Rx module of SPI-4.2 core operates in vice versa. Tx and Rx modules of SPI-4.2 core are designed to support maximum 256-channel and control the bandwidth allocation by configuring the calendar memory. Automatic DIP4 and DIP-2 parity generation and checking are implemented within the designed core. The designed core uses Xilinx ISE 5.li tool and is described in VHDL Language and is simulated by Model_SIM 5.6a. The designed core operates at 720Mbps data rate per line, which provides an aggregate bandwidth of 11.52Gbps. SPI-4.2 interface core is suited for line cards in gigabit/terabit routers, and optical cross-connect switches, and SONET/SDH-based transmission systems.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.642-646
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• 2004

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve1 4 Phase 2)는 10Gbps 이더넷 응용뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. 본 논문에서는 시스템 패킷 인터페이스 4레벨 2단계(SPI-4.2)에 대한 연구와 C언어를 이용한 성능평가를 토대로 모듈을 VHDL언어를 이용하여 설계하였다. 성능평가시 확인된 짧은 패킷이 유입되었을 때 PCW와 다음 PCW의 거리를 16바이트 이상을 유지하기 위해 ICW가 삽입되어 많은 오버헤드를 발생시켰다. 작은 패킷이 유입되었을 때 오버헤드를 최소화하기 위해 ICW생성을 최대한 제한하게 설계하여 짧은 패킷 유입시의 오버헤드를 감소하는 SPI-4.2 인터페이스 수신부 모듈을 설계하였다. 설계한 모듈은 라인당 720Mbps를 지원하여 총 대역폭이 11.52Gb/s의 전송률을 나타내어 더욱 안정적으로 패킷을 인터페이스 할 수 있다. XilinxISE 5.1i 툴을 이용하여 VHDL언어로 설계하였고, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. SPI-4.2 인터페이스 모듈은 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 수신 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.