• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 추계학술대회 논문집 Vol.15
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• pp.35-38
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• 2002

In this paper, the characteristics of channel hot electron (CHE) injection for the write operation in a NOR-type SONOS flash memory with common source line were investigated. The thicknesses of he tunnel oxide, the memory nitride， and the blocking oxide layers for the gate insulator of the fabricated SONOS devices were $34{\AA}$, $73{\AA}$, and $34{\AA}$, respectively. The SONOS devices compared to floating gate devices have many advantages, which are a simpler cell structure, compatibility with conventional logic CMOS process and a superior scalability. For these reasons, the introduction of SONOS device has stimulated. In the conventional SONOS devices, Modified Folwer-Nordheim (MFN) tunneling and CHE injection for writing require high voltages, which are typically in the range of 9 V to 15 V. However CHE injection in our devices was achieved with the single power supply of 5 V. To demonstrate CHE injection, substrate current (Isub) and one-shot programming curve were investigated. The memory window of about 3.2 V and the write speed of $100{\mu}s$ were obtained. Also, the disturbance and drain turn-on leakage during CHE injection were not affected in the SONOS array. These results show that CHE injection can be achieved with a low voltage and single power supply, and applied for the high speed program of the SONOS memory devices.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.262-269
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• 2005

Semiconductor scientists and engineers ideally desire the faster but the cheaper non-volatile memory devices. In practice, no single device satisfies this desire because a faster device is expensive and a cheaper is slow. Therefore, in this paper, we use heterogeneous non-volatile memories and construct an efficient hierarchy for them. First, a small RAM device (e.g., MRAM, FRAM, and PRAM) is used as a write buffer of flash memory devices. Since the buffer is faster and does not have an erase operation, write can be done quickly in the buffer, making the write latency short. Also, if a write is requested to a data stored in the buffer, the write is directly processed in the buffer, reducing one write operation to flash storages. Second, we use many types of flash memories (e.g., SLC and MLC flash memories) in order to reduce the overall storage cost. Specifically, write requests are classified into two types, hot and cold, where hot data is vulnerable to be modified in the near future. Only hot data is stored in the faster SLC flash, while the cold is kept in slower MLC flash or NOR flash. The evaluation results show that the proposed hierarchy is effective at improving the access time of flash memory storages in a cost-effective manner thanks to the locality in memory accesses.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.37-40
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• 2004

SONOS를 이용한 전하트랩형 플래시 메모리를 통상의 0.35um CMOS 공정을 이용하여 제작하였으며 그 구조는 소스를 공통(CSL. Common Source Line)으로 사용하는 NOR형으로 하였다. 기존의 공정을 그대로 이용하면서 멀티 비트 동작을 통한 실질적 집적도 향상을 얻을 수 있다면 그 의미가 크다고 하겠다. 따라서 본 연구에서는CSL-NOR형 플래시 구조에서 멀티 비트을 구현하기위한 최적의 프로그램/소거/읽기 전압 조건을 구하여 국소적으로 트랩된 전하의 분포를 전하펌핑 방법을 이용하여 조사하였다. 또한 이 방법을 이용하여 멀티 비트 동작 시 문제점으로 제시된 전하의 측면확산을 측정하였다.

• 한국정보통신학회논문지
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• 제21권9호
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• pp.1681-1688
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• 2017

본 논문에서는 FPGA와 Nor-Flash를 사용하여 컬러 라인 스캔 카메라를 위한 고속 신호처리 하드웨어 시스템을 구현하였다. 기존의 시스템에서는 소프트웨어를 기반으로 한 고속 DSP가 적용되어 왔고 주로 RGB 개별 논리에 의해 결함을 검출하는 방법이었지만 본 논문에서는 RGB-HSL 변환기, FIFO, HSL 풀-컬러 결함 디코더 및 이미지 프레임 버퍼로 구성된 하드웨어 기반의 결함 검출기를 제안하였다. 결함 검출기는 RGB에서 HSL로의 색상 공간 변환을 위한 하드웨어 기반 룩업테이블과 4K HSL 풀-컬러 결함 디코더로 구성되어 있다. 또한 단일 라인 데이터 기반의 로컬 픽셀 처리 대신 2차원 배열 구조의 이미지 단위 처리를 위해 라인 데이터 축적용 이미지 프레임을 포함한다. 설계된 시스템을 기존의 곡물 선별기에 적용하여 땅콩을 대상으로 선별해 본 결과 효과적임을 알 수 있었다.

• 전자공학회논문지CI
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• 제46권4호
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• pp.21-30
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• 2009

OneNAND$^{TM}$와 같이 NAND와 NOR 플래시 메모리의 장점을 혼합한 퓨전 플래시 메모리는 대용량과 빠른 읽기/쓰기 및 XIP(eXecute-In-Place)를 지원하여 고성능 휴대용 임베디드 시스템을 위한 유비쿼터스 저장장치로 각광받고 있다. 또한 OneNAND$^{TM}$는 혼합형 구조의 장점뿐만 아니라 다수의 블록을 한 번에 삭제할 수 있는 다중 블록 삭제 기능을 제공하여 플래시 메모리의 느린 삭제 성능을 향상시켰다. 하지만 기존의 플래시 메모리 주소 변환 계층에서는 다수의 블록을 한 번에 삭제할 수 있다는 점을 고려하지 않고, 소수의 블록들을 가비지 컬렉션의 희생 블록으로 선택하여 삭제하므로 다중 블록 삭제 기능의 효율적인 사용이 어렵다. 본 논문에서는 다중 블록 삭제의 사용을 개선할 수 있는 EGFTL(Erase Group Flash Translation Layer)를 제안한다. EGFTL은 가비지 컬렉션 성능이 뛰어난 Superblock scheme과 다수의 무효 블록들을 관리하는 무효 블록 관리자를 통하여 다수의 블록들을 한 번에 삭제할 수 있도록 한다. 또한 군집형 해시 테이블을 적용하여 Superblock scheme의 주소 변환 성능을 개선하였다. 실험 결과 본 논문에서 제안한 EGFTL이 다른 주소 변환 계층 보다 가비지 컬렉션 성능을 30% 이상 향상시켰으며, Superblock scheme의 주소 변환 성능을 5%이상 향상시켰다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.145-150
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• 1998

8$\times$8 bit scaled SONOSFET NAND type flash EEPROM that shows better characteristics on cell density and endurance than NOR type have been designed and its electrical characteristics are verified with computer aided simulation. For the simulation, the spice model parameter was extracted from the sealed down SONOSFET that was fabricated by $1.5mutextrm{m}$ topological design rule. To improve the endurance of the device, the EEPROM design to have modified Fowler-Nordheim tunneling through the whole channel area in Write/Erase operation. As a result, it operates Write/Erase operation at low current, and has been proven Its good endurance. The NAND type flash EEPROM, which has upper limit of V$_{th}$, has the upper limit of V$_{th}$ as 4.5V. It is better than that of floating gate as 4V. And a EEPROM using the SONOSFET without scaling (65$\AA$-l65$\AA$-35$\AA$), was also designed and its characteristics have been compared. It has more possibliity of error from the V$_{th}$ upper limit as 4V, and takes more time for Read operation due to low current. As a consequence, it is proven that scaled down SONOSFET is more pertinent than existing floating gate or SONOSFET without scaling for the NAND type flash EEPROM.EPROM.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.751-754
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• 2000

When charge-trap SONOS cells are used flash memory, the tunneling program/erase condition to minimize the generation of interface traps was investigated. SONOSFET NVSM cells were fabricated using 0.35$\mu\textrm{m}$ standard memory cell embedded logic process including the ONO cell process. based on retrograde twin-well, single-poly, single metal CMOS process. The thickness of ONO triple-dielectric for memory cell is tunnel oxide of 24${\AA}$, nitride of 74 ${\AA}$, blocking oxide of 25 ${\AA}$, respectively. The program mode(Vg: 7,8,9 V, Vs/Vd: -3 V, Vb: floating) and the erase mode(Vg: -4,-5,-6 V, Vs/Vd: floating, Vb: 3V) by modified Fowler-Nordheim(MFN) tunneling were used. The proposed programming condition for the flash memory of SONOSFET NVSM cells showed less degradation($\Delta$Vth, S, Gm) characteristics than channel MFN tunneling operation. Also the program inhibit conditions of unselected cell for separated source lines NOR-tyupe flash memory application were investigated. we demonstrated that the program disturb phenomenon did not occur at source/drain voltage of 1 V∼4 V and gate voltage of 0 V∼4.

• 전자공학회논문지CI
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• 제45권3호
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• pp.47-57
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• 2008

최근에 에너지의 효율성이 좋고 대용량화가 쉬운 NAND 플래시가 센서 노드를 위한 차세대 저장소로 각광을 받고 있다. 현재 대부분의 센서 노드용 파일 시스템은 NOR 플래시 기반으로 개발되어 있으며 NAND 플래시에 적용할 수 있는 파일 시스템은 거의 존재하지 않는다. 대용량 NAND 플래시 메모리의 특성을 고려한 새로운 파일 시스템의 구축이 요구되지만, 센서 노드는 오직 $4{\sim}10$ KBytes의 매우 작은 크기의 메모리를 지원하므로 효율성이 뛰어난 파일 시스템을 구축하는 것은 매우 어렵다. 본 논문은 1 KBytes의 매우 작은 크기의 EEPROM을 부착하여 이러한 메모리 한계를 극복하였으며 자원의 효율성, 대용량의 지원 및 신뢰성을 고려한 새로운 파일 시스템의 설계 및 구현에 대하여 논한다. 파일 디스크립션을 위하여 EEPROM을 사용하며 효과적으로 플래시 메모리를 쓸 수 있는 방법과 wear-leveling을 할 수 있는 방법에 대하여 제안한다. 이는 획기적으로 페이지 갱신 횟수를 줄임으로써 에너지를 절약하고 보다 긴 시간동안 데이터의 수집을 용이하게 만들며 센서 노드의 수명을 증가시킨다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2018년도 제58차 하계학술대회논문집 26권2호
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• pp.357-359
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• 2018

최근 메모리 반도체 시장은 SD(Secure Digital) 메모리 카드, SSD(Solid State Drive)등의 보급률 증가로 메모리 반도체의 시장이 대규모로 증가하고 있다. 메모리 반도체는 개인용 컴퓨터 뿐만 아니라 스마프폰, 테플릿 PC, 교육용 임베디드 보드 등 다양한 산업에서 이용 되고 있다. 또한 메모리 반도체 생산 업체가 대규모로 메모리 반도체 산업에 투자하면서 메모리 반도체 시장은 대규모로 성장되었다. 플래시 메모리는 크게 NAND-Type과 NOR-Type으로 나뉘며 플로팅 게이트 셀의 전압의 따라 SLC(Single Level Cell)과 MLC(Multi Level Cell) 그리고 TLC(Triple Level Cell)로 구분 된다. SLC 및 MLC NAND-Type 플래시 메모리는 많은 연구가 진행되고 이용되고 있지만, TLC NAND-Tpye 플래시 메모리는 많은 연구가 진행되고 있지 않다. 본 논문에서는 기존에 제안된 SLC 및 MLC NAND-Type 플래시 메모리에서 제안된 큐브 패턴을 TLC NAND-Type 플래시 메모리에서 적용 가능한 큐브 패턴 및 알고리즘을 제안한다.

• 한국전기전자재료학회논문지
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• 제20권12호
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• pp.1017-1021
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• 2007

To implement tera bit level non-volatile memories of low power and fast operation, proving statistical reproductivity and satisfying reliabilities at the nano-scale are a key challenge. We fabricate the charge trapping nano scaled SONOS unit memories and 64 bit flash arrays and evaluate reliability and performance of them. In case of the dielectric stack thickness of 4.5 /9.3 /6.5 nm with the channel width and length of 34 nm and 31nm respectively, the device has about 3.5 V threshold voltage shift with write voltage of $10\;{\mu}s$, 15 V and erase voltage of 10 ms, -15 V. And retention and endurance characteristics are above 10 years and $10^5$ cycle, respectively. The device with LDD(Lightly Doped Drain) process shows reduction of short channel effect and GIDL(Gate Induced Drain Leakage) current. Moreover we investigate three different types of flash memory arrays.