NAND 플래시 메모리를 이용한 카드가 보편화되어 이제는 대량의 멀티미디어 데이터를 모두 저장할 수 있는 수준에 이르렀다. 하지만 NAND 플래시 셀(cell)의 느린 동작으로 인하여 대량의 데이터를 빠르게 전송하기에는 많이 부족한 수준이다. 즉 대량의 멀티미디어 데이터를 NAND 플래시 메모리 카드로 전송할 경우 많은 시간이 걸리는 단점이 있다. 이에 본 논문에서는 데이터 전송률을 높이기 위한 새로운 하드웨어 및 소프트웨어의 구조를 제안한다. 제안하는 구조에서는 기존의 직렬 처리(serial processing) 기법과 다른, 다중 처리(multiprocessing) 기법을 사용하였다. 제안된 구조를 이용하여 VIP(Virtual IP) 환경에서 시뮬레이션하고 FPGA 보드환경에서 최종 실험하였다. 실험 결과 VIP환경에서는 160MB/s의 다운로드 성능을 볼 수 있었으며, FPGA 보드환경에서는 85.3MB/s의 다운로드 성능을 볼 수 있었다.
vCPU(virtual CPU)는 하이퍼바이저 스케줄러에 의해서 실행 상태와 정지 상태를 반복하는 특징을 갖는다. 정지 상태인 vCPU에게 전달된 이벤트는 vCPU가 실행 상태가 될 때까지 처리되지 못하고 지연 된다. 이러한 이벤트 지연 현상은 I/O 지연 현상으로 나타난다. SMP(symmetric multiprocessing) 가상 머신은 다수의 vCPU를 이용하기 때문에 이벤트를 어느 vCPU에게 전달하는지에 따라 SMP 가상 머신의 이벤트 지연 시간이 달라 질 수 있다. SMP 가상 머신의 이벤트 지연 시간을 줄이기 위해서 본 논문에서는 각 vCPU의 동작 상태에 따라서 이벤트를 전달하는 새로운 기법인 이벤트 라우팅 기법을 제안한다. 제안한 이벤트 라우팅 기법을 Xen ARM 하이퍼바이저에 적용하였고 다양한 실험 환경에서 네트워크 RTT(round trip time)와 TCP 대역폭 측정을 통해 I/O 지연 시간 감소를 확인하였다. 기존 Xen ARM과 비교하여 네트워크 RTT는 최대 94% 감소하였고, TCP 대역폭은 최대 35% 증가하였다.
단일 시스템에 코어별 운영체제를 사용하는 AMP(Asymmetric Multiprocessing) 기반 듀얼 코어에서 프로세서간 데이터를 전달하기 위해서 공유 메모리 기법을 사용한다. 서로 다른 운영체제에서 공유 메모리를 사용하기 위해서는 두 운영체제 사이의 메시지 통신 및 동기화 문제를 해결해 주어야 하는 문제점이 발생한다. 본 논문에서는 듀얼 코어 환경에서 서로 다른 프로세서 코어 사이에서 데이터 공유를 위해서 별도의 메모리 컨트롤러를 이용하였다. 이 컨트롤러는 두 프로세서에서 동시에 접근이 가능 하도록 두 개의 슬레이브 포트를 지정할 수 있으며, 두 프로세서에 의해서 동시에 데이터 처리를 수행할 경우 메모리 중재자에 의해서 슬레이브 포트의 우선 순위를 결정하게 된다. A에서 B 프로세서로 데이터를 전달 시, SRAM 영역을 논리적으로 8개의 페이지로 분리하였다. 여러 프로세스에서 메모리 영역을 사용 하도록 하였으며 페이지당 4KByte의 크기를 갖도록 하였으며, 현재 페이지가 사용 가능한지 아닌지를 판별하기 위해서 4바이트 크기의 컨트롤 레지스터를 이용하였다.
최근, 대칭형 다중 처리 (SMP: Symmetric Multiprocessing) 구조에서 발생하는 메모리 병목 현상을 보완하기 위하여 비균등 메모리 접근 구조 (NUMA: Non-Uniform Memory Access) 구조가 제시되었다. 또한, 집단 연산자는 데이터의 특성 및 요약 정보를 제공하는 주요 연산자로써, 집단 연산자의 효율성은 전체 시스템의 성능에 매우 큰 영향을 미친다. 따라서, 본 논문에서는 NUMA 구조에서 효율적으로 집단 연산을 처리할 수 있는 기법을 제안한다. 제안 기법은 분할 단계와 합병 단계로 구성되며, 분할 단계에서 그룹 속성에 따라서 대상 릴레이션을 부분 릴레이션들로 분할한다. 따라서, 각 쓰레드가 독립적으로 부분 릴레이션에 대하여 집단 연산을 수행할 수 있으므로 합병 단계에서 원격 메모리 접속이 발생하지 않도록 하였다. 또한, 합병 단계에서는 각 쓰레드가 지역 해시 테이블을 이용하여 집단 연산을 수행하도록 하고 쓰레드들이 생성한 집단 연산 결과들을 하나로 병합하는데 잠금 경쟁이 발생하지 않도록 하여 처리 성능을 향상하였다.
In recent, a morphological analyzer be used for indexing system in information retrieval system. A morphological analyzer as a indexing system must have multiprocessing ability to deal with multiple users and documents. To meet the needs of these, we propose a morphological analyzer with multi-threads method. To use multi-threads method, we consider memory allocation problem, threads synchronization problem, code optimization and so on. In this paper, first, we report several manners for multi-threads. And next, to evaluate our proposed system, we make a comparison test between proposed system and existing system.
International Journal of Internet, Broadcasting and Communication
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제12권3호
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pp.87-94
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2020
Recently, computer hardware is evolving toward increasing the number of computing cores, not increasing the clock speed. In order to use the performance of parallelized hardware to the maximum, the running program must also be parallelized. However, software developers are accustomed to sequential programs, and in most cases, write programs that operate sequentially. They also have a lot of difficulty designing and developing software in parallel. We propose a method to automatically convert a sequential C/C++ program into a parallelized program, and develop a parallelization tool that supports it. It supports open multiprocessing (OpenMP) and parallel patterns library (PPL) as a parallel framework. Perfect automatic parallelization is difficult due to dynamic features such as pointer operation and polymorphism in C/C++ language. This study focuses on verifying the conditions of parallelization rather than focusing on fully automatic parallelization, and providing advice to developers in detail if parallelization is not possible.
다중프로세서 시스템의 상호연결 네트워크는 주로 다중버스 구조, 십자막대 스위치 구조 또는 다중포트 접속 기억구조로 연결되고 있는데, 본 연구에서는 다중포트 접속 기억구조를 하는 다중프로세서 시스템 상에서 정상적으로 전체 시스템과 다중처리 시스템이 작동할 확률인 시스템 신뢰도와 다중처리 시스템 신뢰도를 추정하는 방법으로서, 미리 알려진 사전정보를 이용하여 좀더 정확하고 유효성이 뛰어난 신뢰도 추정량을 구하는 베이지안 방법을 제안한다.
In this paper, a systolic array structure is derived from the realization of 2-D IIR digital filters directed from the SFG(signal flow graph). After realized the 1-D formed partial systolic array, we implemented the complete systolic array to be cascaded 1-D form. The cascading of partial systolic arrays reduce the storage element which sued to delay input signal. 1-D systolic array is derived from that DG is designed through local communication approach and then it mapping to SFG. The derived structure is very simple and has high throughput because during new imput sample is supplied, new output is obtained every sampling period. And broadcast input signal is eliminated. Since the systolic array has property of regularity, modularity, local interconnection and highly synchronized multiprocessing, thus is very suitable for VLSI implementation.
This paper deals with a subject for implementation of L+ayer 1 and Layer 2(LAPD) of ISDN user-network interface on the basis of CCITT recommandation I.411, I.412, I.441 (Q.921), I.450(Q.930) and I.451 (Q.931) for ultrasonic image transfer. For the implementa tion of LAPD protocol of ISDN in this study. PC-CARD based hardware(TA :Terminal Adopt) is proposed and operating system (PC-XINU) supporting the Multiprocessing is transplanted to it. As the Service Access Point(SAP) is accessed by using the port of XINU and Layers which consist of transmitting and receiving part are independantly processed for each other in this proposed system. It can be easy and flexible to implement LAPD protocol for the message transfer.
이 논문은 멀티프로세싱으로 인해서 발생할 수 있는 touch screen polling I/O 성능 이슈를 다루고 있다. Touch screen이 장착된 휴대용기기가 점차 대중화되고 그 편한 사용성 만큼이나 쉽게 익숙해지고 있다. 하지만, 휴대용기기내에서 여러 가지 작업(multiprocessing or multitasking)을 동시에 처리하면서 생기는 문제들 중에 touch screen의 반응이 의도하지 않은 동작결과로 나타나는 경험을 하게 된다. 이 논문에서 이러한 부분에 집중하여 우선순위가 높은 다른 작업(process or task)과 동시에 touch screen 처리과정을 분석하여 개선책을 제안코자 한다. 또한 우리는 이러한 개선책을 증명하기 위해서 실제 구현을 통해서 확인한다. 개선된 방법은 이 상황과 비슷한 조건에서 활용이 가능할 것으로 판단한다.
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[게시일 2004년 10월 1일]
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