• 한국지반공학회논문집
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• 제28권1호
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• pp.67-77
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• 2012

본 연구에서는 조밀한 건조 사질토 지반에서 단말뚝 및 $3{\times}3$ 군말뚝에 대해 정현파를 이용하여 동적 원심모형실험을 수행하였으며, 군말뚝의 경우 말뚝 중심간격을 지름의 3배, 5배, 7배로 변화시켜 실험을 실시하였다. 실험 결과로 얻은 단말뚝과 군말뚝의 동적 p-y 곡선들을 비교하여, 말뚝 중심 간격 및 군말뚝 말뚝 위치에 따른 말뚝의 동적 군말뚝 효과를 분석하였다. 분석 결과, 첫 번째 열과 세 번째 열의 말뚝인 측면 말뚝에서 유사한 동적 p-y 거동이 나타났으며, 두 번째 열 말뚝들은 측면 말뚝들에 비해 지반반력 감소 효과가 작게 나타났다. 또한, 두 번째 열 내에서 말뚝 위치에 따른 동적 p-y 거동을 비교한 결과, 두 번째 열의 바깥 말뚝에서 중앙 말뚝보다 지반반력 감소 효과가 크게 나타났다. 실험 결과를 바탕으로 제안된 말뚝 중심 간격에 따른 p-승수 값은 측면 말뚝에서 0.28 ~ 0.77, 중앙 말뚝에서 0.55 ~ 1.0, 바깥 말뚝에서 0.39 ~ 0.87로 나타났다.

• 한국항행학회논문지
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• 제21권6호
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• pp.659-665
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• 2017

본 논문에서는 MIMO(multiple input multiple output) 시스템을 위한 저복잡도 FFT(fast Fourier transform) 프로세서의 설계 및 구현 결과를 제시하였다. 무선랜을 이용한 다양한 멀티미디어 서비스 등을 이용하기 위해 높은 채널 용량과 Gbps급 전송이 가능한 시스템에 대한 요구와 함께 IEEE 802.11ac 규격이 채택되었다. MIMO-OFDM (orthogonal frequency duplex multiplexing) 기술을 사용하는 IEEE 802.11ac 규격의 무선랜 시스템은 최대 8개의 안테나 구성 및 20-160 MHz 대역폭을 지원해야한다. 따라서, 제안된 FFT 프로세서는 8채널 64, 128, 256, 512 point 가변길이를 지원한다. 또한, 비단순 승산기의 수를 감소시키기 위해서 MRMDC(mixed-radix multipath delay commutator) 구조를 적용하였고, 이로 인해 제안된 FFT 프로세서는 기존 FFT 프로세서에 비해 현저히 낮은 복잡도로 구현 가능하다. 구현 결과, 제안된 FFT processor는 기존 방식인 radix-2 SDF 구조 대비 gate count가 50 % 감소 가능하였고, 8 채널 MR-2/2/2/4/2/4/2 MDC 구조와 8채널 MR-2/2/2/8/8 MDC 구조 대비 logic gate 수를 각각 18 %와 17 % 감소 가능함이 확인되었다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 전자공학회논문지
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• 제49권12호
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• pp.64-72
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• 2012

주파수 옵셋 보상, 프레임 동기화, Timing Recovery를 포함하는 동기화는 모든 유/무선 통신 시스템에서 가장 중요한 신호 처리 블록이다. 대부분의 통신 시스템에서는 Training sequences 또는 프리앰블을 기반으로하는 동기화 방법이 사용된다. IEEE에서 제정한 802.11a/g/n의 무선랜 표준은 OFDM 시스템을 기반으로 한다. OFDM 시스템은 주파수와 타이밍 동기화 에러에 대해서 싱클캐리어 시스템보다 더 민감한 것으로 알려져 있다. 프레임의 시작점과 OFDM 심볼 및 훈련심볼의 시작점은 상관관계를 이용하여 추정될 수 있다. 상관관계를 처리 기능을 하는 블록은 일반적으로 많은 수의 곱셈기로 인하여 큰 복잡도를 갖게 된다. 본 논문에서는 IEEE 802.11a/g/n 시스템을 위한 훈련심볼 내의 심볼값이 반복되는 특성을 활용한 복잡도가 현저히 낮은 동기화 기법을 제안한다. 시뮬레이션과 구현결과 제안된 기법이 기존의 방법보다 성능저하는 없는 반면 훨씬 적은 복잡도를 갖는 결과를 보여준다.

• 전기전자학회논문지
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• 제17권4호
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• pp.570-578
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• 2013

본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2015-2024
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• 1999

디지털 통신 시스템의 기저대역 신호처리를 효율적으로 구현하기 위한 새로운 복소수 필터구조를 제안하고, 이를 적용하여 채널등화용 적응 결정귀환 등화기 (Adaptive Decision-Feedback Equalizer; ADFE) 칩셋을 설계하였다. 새로운 복소수 필터구조는 기존의 2의 보수 대신에 redundant binary (RB) 수치계를 적용한 효율적인 복소수 승산 및 누적연산을 바탕으로 한다. 제안된 방법을 적용하면, N-탭 복소수 필터는 2N개의 RB 승산기와 2N-2개의 RB 가산기로 구현되며, 필터 탭 당 Tm,RB＋Ta,RB (단, Tm,RB, Ta,RB는 각각 RB 승산기 및 가산기의 지해 고속동작이 가능하다. 제안된 방법을 적용하여 설계된 ADFE는 FFEM (Feed-Foreward Equalizer Module)과 DFEM (Decision-Feedback Equalizer Module)로 구성되며, 필요에 따라 필터 탭을 확장할 수 있도록 설계되었다. 2-탭 복소수 필터, LMS 계수갱신 회로 및 부가회로 등으로 구성되는 각 모듈은 COSSAP과 VHDL을 이용한 모델링 및 검증과정을 거쳐 0.8-㎛ SOG (Sea-Of-Gate) 셀 라이브러리를 사용하여 논리합성 되었으며, 26,000여개의 게이트로 구성된다.

• 대한기계학회논문집B
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• 제37권1호
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• pp.9-18
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• 2013

이상 횡 유동은 응축기, 증발기와 원자로 증기발생기와 같은 쉘과 튜브의 열 교환기에서 볼 수 있다. 이상 유동장에 놓인 구조물에 작용하는 수동력을 이해하기 위해서는 이상유동의 특성을 이해하는 것이 중요하다. 이상 유동의 유동특성과 유동변수를 소개하고 관군에서의 압력손실과 실린더에 작용하는 압력분포에 의한 수동력을 평가하기 위한 실험을 수행하였다, 실험부 입구에서 이상유동은 혼합되었으며 실험은 횡 방향 이상 유동장에 놓인 정규 삼각형 배열을 갖는 관군을 사용하여 수행하였다. 관군에서의 흐름방향 압력손실을 측정하여 이상유동의 마찰승수를 계산하고 이론적 결과와 비교하였다. 또한 특정 실린더에 작용하는 원주 방향 압력 분포의 측정결과와 이상유동의 기초이론에 근거하여 압력손실계수의 분포 및 항력계수에 미치는 체적건도와 단위면적당 질량유량의 효과를 평가하였다. 튜브 표면에 작용하는 측정된 압력을 수치해석방법으로 적분하여 항력계수를 계산하였다. 작은 질량 유량의 경우에 측정된 마찰 승수는 기존의 이론 결과와 잘 일치하며 압력분포에 의한 항력계수에 작용하는 기공률의 영향은 기존의 실험결과와 정성적으로 유사한 경향을 보이고 있다.

• Journal of Radiation Protection and Research
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• 제30권2호
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• pp.69-75
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• 2005

기체전자증폭기(GEM, gas electron multiplier)는 동박이 양면으로 도포된 절연기관에 미세구멍배열을 형성한 박막으로 기존의 기체형 방사선 검출기의 미약한 방사선 신호를 증폭하기 위해 널리 사용되어지고 있다. 미세구멍 내부에 강한 전기장을 형성함으로써 이 내부로 유입되는 전자에 충분한 에너지를 전달, 전자사태를 유도하는 원리를 이용한다. 따라서 GEM의 특성은 GEM을 포함한 방사선 검출기에 인가되는 전압 즉, 전기장의 분포에 의해 결정된다. 따라서 올바르지 못한 전기장의 분포에 대해서는 신호 전자가 수집전극으로 향하지 못하고, GEM의 상 하단의 전극으로 이동, 신호의 손실을 초래할 수도 있다. 본 논문에서는 GEM의 가장 중요한 성능 지표 중 하나인 1차 전자수집효율(primary electron collection efficiency)을 계산하였다. 방사선에 의해 발생된 전자는 전기력선을 따라서만 움직인다는 가정 하에, GEM의 단위 구조에 대해 표류전극에서의 전기력선의 수에 대한 수집전극에서의 전기력선의 수의 비로 전자수집효율을 계산하였다. 전기력선의 계산은 3차원 유한요소법을 이용하여 계산하였다. 본 논문에서 사용한 방법은 가장 이상적인 상황으로 국한되지만, GEM의 설계 및 최적 운전변수 도출에 유용하게 사용될 수 있을 것이다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.36-42
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• 2010

FFT(Fast Fourier Transform)는 IEEE 802.22와 같은 여러 무선표준에서 사용되는 OFDM 시스템의 주요 블록 중 하나이다. FFT의 전력소모 감소, 면적감소, 고속동작을 위해 새로운 FFT 아키텍처 개발, twiddle factor 곱셈을 위한 곱셈기의 수나 면적감소, 제어회로의 단순화 등에 초점을 둔 FFT 프로세서의 구현에 관한 연구가 지속적으로 진행되어왔다. FFT의 입력포인트 수 N이 증가함에 따라 $log_2N$ 개의 각 FFT 스테이지 구현에 사용되는 시프트레지스터(또는, 페모리)가 차지하는 비중이 전체 FFT회로의 70%이상이 되며 이러한 메모리들은 FFT의 처음 두 스테이지에 집중되어 두 스테이지의 메모리가 전체 메모리의 75%를 차지한다. 본 논문에서는 OFDM 송신부의 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리 사이즈를 감소시키기 위해 입력변조신호, 파일럿(pilot)신호, 널(null) 신호의 mapping을 IFFT와 결합하는 새로운 기법을 제안한다. Cognitive radio 시스템에 적용하기 위한 2048포인트 IFFT를 제안한 방법으로 설계하고 메모리가 차지하는 면적에서 기존의 방법과 비교하여 38.5%이상의 이득을 가짐을 보인다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.