• 한국전자통신학회논문지
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• 제17권1호
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• pp.173-180
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• 2022

근사 컴퓨팅은 효율적인 하드웨어 컴퓨팅 시스템을 설계하기 위한 유망한 방법이다. 근사 곱셈은 고성능, 저전력 컴퓨팅을 위한 근사 계산 방식에 사용되는 핵심적인 연산이다. 근사 4-2 compressor는 근사 곱셈을 위한 효율적인 하드웨어 회로를 구현할 수 있다. 본 논문에서는 저면적, 저전력 특성을 갖는 근사 곱셈기를 제안하였다. 근사 곱셈기 구조는 정확한 영역, 근사 영역, 상수 수정 영역의 세 영역으로 나누어진다. 새로운 4:2 근사 compressor를 사용하여 근사 영역의 부분 곱 축소를 단순화하고, 간단한 오류 수정 방식을 사용하여 근사로 인한 오류를 보상한다. 상수 수정 영역은 오차를 줄이기 위해 확률 분석을 통한 상수를 사용하였다. 8×8 곱셈기에 대한 실험 결과, 제안한 근사 곱셈기는 기존의 4-2 compressor 기반의 근사 곱셈기보다 적은 면적을 요구하면서 적은 전력을 소비함을 보였다.

• 정보보호학회논문지
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• 제25권5호
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• pp.979-984
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• 2015

본 논문에서는 타입 II 최적 정규기저를 갖는 유한체 $GF(2^n)$의 Semi-Systolic 곱셈기를 제안한다. 본 곱셈기는 기존의 2012년에 발표된 Chiou 등의 곱셈기에 비해 공간복잡도 면 에서는 전체 트랜지스터가 $2n^2+44n+26$개 줄고 시간복잡도는 4 클럭 감소한다. 즉, NIST의 ECDSA를 위한 권장 유한체 $GF(2^{333})$인 경우 공간복잡도는 6.4% 줄고 시간복잡도는 2% 정도 줄어든다. 또한 이 구조는 2009년에 Chiou 등이 제안한 동시오류탐지 및 정정방법을 그대로 적용할 수 있는 장점도 있다.

• 전자공학회논문지
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• 제51권6호
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• pp.117-123
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• 2014

본 논문에서는 기저변환을 사용하여 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기는 두 입력부분 중 한 입력을 듀얼기저로 변환하는 표준-듀얼 기저 변환회로 모듈과 주어진 m차 기약다항식에 의해 $b_m$부터 $b_{m+k}$를 발생시키는 $b_{m+k}$차 발생연산모듈, $m^2$개의 AND 게이트와 m(m-1)개의 EX-OR 게이트로 구성되는 다항식 승산모듈로 구성된다. 또한, 듀얼기저로 표현되는 출력부분을 표준기저로 변화시켜주는 듀얼-표준 기저 변환회로 모듈로 구성되며, 각 연산부의 구성에 필요한 기본 연산모듈을 정의하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.110-112
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• 2007

누전으로 인한 전기화재나 감전사고와 같은 전기재해는 저항성 누전전류에 의해 발생하므로 전선로에서 저항성 누전전류의 측정은 매우 중요하다. 따라서 본 논문에서는 합성 누전전류로부터 저항성 누전전류를 산출할 수 있는 이론을 제시하였고 이것을 실제 회로로 구현하였다. Multiplier와 저역통과필터를 통과한 합성 누전전류신호는 저항성 누전전류의 크기에 해당하는 직류 전압신호로 출력된다 따라서 Multiplier와 R-C 필터를 이용하여 간편하게 저항성 누전전류를 구할 수 있었다. 그리고 누전실험을 통하여 저항성 누전전류와 용량성 누전 전류가 합쳐진 합성 누전전류에서 저항성 누전전류를 정확하게 산출하는 것을 확인하였다.

• 한국위성정보통신학회논문지
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• 제10권2호
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• pp.115-120
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• 2015

지금까지 저궤도 위성의 자세제어 SW는 자세제어 연산을 위해서 CPU Resource로 있는 FPU를 사용하였으며, 이 결과 SW Throughput의 상당 부분이 행렬 곱셈 연산에 사용 되었다. 향후 위성에서 제어 주기가 더 짧아지고, 연산 량이 증가하면, 심각한 영향을 받을 수 있기 때문에 곱셈 전용 HW구현이 필요하게 되었다. 본 논문에서는 부동소수점 행렬 곱셈을 전용으로 수행하는 HW를 구현 및 성능 측정을 수행한 결과를 제시하며 추가적인 성능 향상을 위한 방법들과 향후 과제를 언급한다.

• 오토저널
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• 제15권1호
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• pp.81-88
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• 1993

A direct treatment of the min-max type objective function of the dynamic response optimization problem is proposed. Previously, the min-max type objective function was transformed to an artificial design variable and an additional point-wise state variable constraint function was imposed, which increased the complexity of the optimization problem. Especially, the design sensitivity analysis for the augmented Lagrangian functional with the suggested treatment is established by using the adjoint variable method and a computer program to implement the proposed algorithm is developed. The optimization result of the proposed treatment are obtained for three typical problems and compared with those of the previous treatment. It is concluded that the suggested treatment in much more efficient in the computational effort than the previous treatment with giving the similar optimal solutions.

• 한국전자통신학회논문지
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• 제6권3호
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• pp.389-395
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• 2011

타원곡선 암호법(ECC)은 RSA나 ElGamal 암호법에 비하여 1/6정도의 열쇠(key) 크기로 동일한 안전도를 보장하므로, 메모리 용량이나 프로세서의 파워가 제한된 휴대전화기(cellular phone), 스마트카드, HPC(small-size computers) 등에 더욱 효과적인 암호법이다. 본 논문에서는 효과적인 타원곡선 암호법에 많이 사용되는 유한체위에서의 연산방법을 설명하고, Weil의 강하공격법(descent attack)에 안전하면서, 연산속도를 최대화하는 유한체의 합성체를 구축하여, 그 합성체위에서의 고속 연산기를 제안하려고 한다.

• Journal of the Korean Data and Information Science Society
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• 제12권2호
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• pp.95-102
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• 2001

최적의 SVM 가중치를 선택하는 방법 중에서 메모리와 속도의 문제를 해결하는 방법 중 하나가 커널애더트론 방법(Kernel Adatron, KA)이다. 본 연구에서는 KA방법을 제곱무감각손실함수까지 확장을 한 알고리즘을 개발한다. 그리고 추정해야 될 라그랑제 배수(Lagrange multiplier)의 수를 반으로 줄이는 알고리즘을 제시한다. 그리고 제시된 알고리즘의 효율성을 여러 모의실험을 통해서 입증한다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.78-83
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• 2014

본 논문에서는 연산 시간이 긴 곱셈기 패스를 낮은 주파수에서 동작하는 저면적의 HEVC(High Efficiency Video Coding)용 다중 모드 일차원 변환 블록을 구현하는 효율적인 방법을 제시하였다. 제시한 방법은 전체 면적을 줄이기 위하여 일반적인 변수와 변수를 입력으로 받는 곱셈기 대신 행렬의 계수 특성을 이용한 상수와 변수를 입력으로 받는 상수 곱셈기를 사용하였다. 상수 곱셈기 사용으로 인하여 전체적인 처리량을 증가시켰으며 늘어난 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성하여 곱셈기의 동작 주파수를 낮게 하면서 전체 연산량은 유지시켰다. TSMC 0.18um CMOS 공정 라이브러리를 이용하여 실제 하드웨어를 구현한 결과 4k($3840{\times}2160$) 영상을 기준으로 최소 동작 주파수는 186MHz이고 최대 동작 주파수는 300MHz이다.

• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.