• 융합신호처리학회논문지
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• 제6권2호
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• pp.95-99
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• 2005

본 논문은 DVB-RCS 규격과 폐루프 버스트 동기 제어 방식을 적용한 양방향 위성 멀티미디어 시스템의 망동기 기준클럭 복원을 위한 정밀한 복원방식을 제안한다. 이러한 시스템의 단말은 TDMA 리턴링크 통신을 위한 기준클럭을 MPEG-2 규격에 정의된 PCR (Program Clock Reference)을 중심국에서 방송하고 단말은 이를 복원하여 사용한다. PCR은 중심국에서 시스템 클럭 (27MHz $\pm$ 30ppm)을 주기적으로 샘플링 하여 각 단말로 방송하는데 단말에서 수신되는 PCR값은 위성을 포함한 전송경로에서 발생되는 가변적인 전달 지연시간 변동으로 인한 오차 때문에 일반적인 디지털 PLL(DPLL) 방식에 의해서는 복원된 기준클럭의 주파수와 중심국의 기준클럭 주파수간의 동기를 주어진 범위 이내로 정확하게 유지하기가 힘들다. 본 논문에서는 수신되는 PCR 패킷의 랜덤한 전달지연시간 번동으로 인해 발생되는 기준클럭의 복원오차를 줄일 수 있는 방식을 제시하고 시뮬레이션을 통하여 성능을 평가하였다. 제안한 방식은 일반적인 DPLL방식에 비해 기준클럭의 복원오차가 1/5로 현저하게 감소되는 성능을 보여 주었다.

• 한국멀티미디어학회논문지
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• 제8권10호
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• pp.1403-1410
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• 2005

멀티미디어, 특히 실시간 통신에서 동기화 문제는 서비스 품질과 직결된다고 할 수 있다. 본 연구에서는 MPEG-2의 시스템계층의 표준 디코더가 고정 지연요소의 경우만 고려하여 설계되어 엔코더와 디코더간의 동기화가 되지 못함을 알게 되었다. 이를 해결하기 위해 MPEG-2에 적용할 수 있는 Extended-SRTS (extended-synchronous residual-time stamp)기법을 제안했다. 이 알고리즘은 MPEG-2의 STC(system time clock)를 서비스클럭(27MHz)으로 사용하여 전송스트림과 동기 시킨다. 그 결과 주파수 드리프트, 시변망 지터 및 패킹지터 등의 영향을 개선시킬 수 있다. 또한 망 클럭의 의존도를 낮출 수 있어 종단 간에 동기화를 쉽게 하고 투명한 연결을 할 수 있어, 실시간 멀티미디어 통신 분야에 폭넓게 적용할 수 있으리라 기대한다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2000년도 추계학술발표논문집
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• pp.335-342
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• 2000

멀티미디어 정보를 처리하기 위해서 필수적으로 필요한 기술이 멀티미디어 동기화를 구성하는 것이다. 본 논문에서는 두 시스템 사이의 클럭 동기를 맞추어 주기 위하여 가상 클럭(VGC : Virtual Global Clock)을 제안하였다. Loop flack 방법에 의한 제안된 가상 클럭은 통신이 가능한 모든 환경에 적용할 수 있다

• 한국멀티미디어학회논문지
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• 제10권3호
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• pp.348-357
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• 2007

제한된 전원으로 동작해야 하는 센서 노드의 수명 연장을 위하여, 에너지 효율적인 센서 노드의 동작에 대한 많은 연구가 진행되었다. 그들 중에는 주기적으로 무선 송수신 모듈을 활성화 / 비활성화 하면서 정보전달을 위하여 인접 노드가 깨어나는 시점에 대한 정보를 필요로 하는 기법들이 존재한다. 클락 동기는 이러한 기법들에서 무선 송수신 모듈의 활성화 / 비활성화 스케줄링을 위하여 필수적인 요소이다. 본 논문에서는 센서 망에서 전역 클락 동기를 위하여 제안된 비동기 평균 알고리즘을 기반으로 주기적인 무신 송수신 모듈 활성화 / 비활성화 기법에서의 클락 동기 방법을 제안한다. 구체적으로 본 논문은 (1) 초기 자율적인 망 구성 시점에 필요한 신속한 클락 동기 방법과 (2) 에너지 소모를 최소화한 주기적인 클락 동기 방법 및 (3) 두 가지 동기 방법들 간의 전환 시점 판단 방법을 제안한다. 시뮬레이션을 통하여 제안한 방법의 클락 오차 범위와 교환되는 메시지 수를 분석한다.

• 한국콘텐츠학회논문지
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• 제12권5호
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• pp.62-69
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• 2012

새롭게 등장한 미디어아트는 디지털미디어 시대에 맞추어 새롭고 다양한 표현방법으로 발전하고 있다. 전통예술과 다르게 관객이 적극적 주체가 되어 작품에 참여하고 상호작용하게 되면서 관객과의 소통이 크게 중요해졌다. 이러한 디지털 예술작품들이 이제는 단순히 갤러리에서만 구현되는 것이 아니라 일상생활에서 손쉽게 접하는 장소 및 물품에서도 그 모습을 볼 수가 있다. 이러한 작품들은 더욱 상호작용을 함으로써 미디어아트의 대중적 접근을 쉽게 만들고 있다. 이에 본 논문을 통해 파티클 시스템을 이용한 실시간 멀티미디어 시계 작품을 구성하는 연구를 하였다. 시간은 오랜 기간 동안 전통예술 영역에서 중요한 테마로 활용되어왔으며 다양하게 표현되고 있다. 시간의 연속성과 그에 따른 존재의 가치를 테크놀로지 기술을 바탕으로 표현하기 위하여 시계라는 대중적 매체를 활용하고 사용성과 관객의 상호작용에 의한 감성적 만족을 함께 제공할 수 있는 작품을 제안한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.10-17
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• 2012

This paper presents a clock regenerator using two $2^{nd}$ order ${\sum}-{\Delta}$ (sigma-delta) modulators for wide range of dividing ratio as defined in HDMI standard. The proposed circuit adopts a fractional-N frequency synthesis architecture for PLL-based clock regeneration. By converting the integer and decimal part of the N and CTS values in HDMI format and processing separately at two different ${\sum}-{\Delta}$ modulators, the proposed circuit covers a very wide range of the dividing ratio as HDMI standard. The circuit is fabricated using 0.18 ${\mu}m$ CMOS and shows 13 mW power consumption with an on-chip loop filter implementation.

• 한국정보처리학회논문지
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• 제6권5호
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• pp.1351-1361
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• 1999

The wide spread of multimedia system demands a large area viewing display device which can inform a message to many people in open area. This paper is about the design of a large area viewing LED panel control system. The control system runs on 16 bit microprocessor MC68EC000 and has following functions: 16 line clock and time, 2 channel priority interrupt, 2 channel direct memory access, 2 channel 12 bit clock and timer, 2 channel infrared remocon receiver, 2 channel RS-232C with 16 byte FIFO, IBM PC/AT compatible keyboard interface, ISA bus, battery backuped real time clock, battery backuped 256 byte SRAM and watch dog timer. The core circuits are implemented to ASIC, considering lower cost, higher reliability, higher performance, smaller dimension, and lower power consumption. This is verified by simulation and fabricated in 0.6 um CMOS SOG processes. The total gate count is 39,083 and the clock frequency is 48 MGz. The fabricated ASIC is mounted on test board.

• Journal of Multimedia Information System
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• 제6권1호
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• pp.7-14
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• 2019

This work presents a virtual prototyping design approach for an area-based image stitching hardware. The virtual hardware obtained from virtual prototyping is equivalent to the conceptual algorithm, yet the conceptual blocks are linked to the actual circuit components including the memory, logic gates, and arithmetic units. Through the proposed method, the overall structure, size, and computation speed of the actual hardware can be estimated in the early design stage. As a result, the optimized virtual hardware facilitates the hardware implementation by eliminating trail design and redundant simulation steps to optimize the hardware performance. In order to verify the feasibility of the proposed method, the virtual hardware of an image stitching platform has been realized, where it required 10,522,368 clock cycles to stitch two $1280{\times}1024$ sized images. Furthermore, with a clock frequency of 250MHz, the estimated computation time of the proposed virtual hardware is 0.877sec, which is 10x faster than the software-based image stitch platform using MATLAB.

• 한국전자파학회논문지
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• 제20권11호
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• pp.1130-1137
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• 2009

본 논문은 지상파 DMB에서 기준 클락 신호에 의한 RF 수신기의 민감도 열화 현상을 분석하고, 이를 해결하기 위한 새로운 PCB 설계 기법을 제안하였다. 현재 DMB 수신기 시스템에 사용되는 기준 주파수는 16.384 MHz, 19.2 MHz, 24.576 MHz의 세 종류가 있다. 이러한 기준 주파수의 고조파 성분이 RF 채널 주파수에 근접할 경우, 해당 채널의 감도가 심각히 열화될 수 있다. 이러한 클락 고조파 결합 문제를 해결하기 위해 스트립라인 형태의 새로운 클락 배선 설계 기법을 제안하였다. 제안된 기법은 인덕턴스 성분을 사용하여 클락 신호의 접지 단자를 주 접지 단자와 분리하고, 클락 신호선과 주변 접지면의 결합 커패시턴스 성분을 최소화 하도록 설계되었다. 이를 DMB 수신기 보드에 적용하여 수신기의 감도가 최대 2 dB 개선됨을 측정을 통하여 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1685-1688
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• 2003

The modem multimedia applications which are video Processor, video conference or video phone and so forth require real time processing. Because of a large amount of image data, those require high compression performance. In this paper, the proposed image processing encoder was designed by using wavelet transform encoding. The proposed filter block can process image data on tile high speed because of composing individual function blocks by parallel and compute both highpass and lowpass coefficient in the same clock cycle. When image data is decomposed into multiresolution, the proposed scheme needs external memory and controller to save intermediate results and it can operate within 33㎒.