• 마이크로전자및패키징학회지
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• 제7권1호
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• pp.1-5
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• 2000

기판과의 동시소성에 의한 고주파 MCM-C (Multi Chip Module-Cofired)용 저항을 제작하고 DC 및 6 GHz 까지의 RF 특성을 측정하였다. 기판은 저온 소성용 기판으로서 총 8층으로 구성하였으며, 7층에 저항체 및 전극을 인쇄하고 via를 통하여 기판의 최상부까지 연결되도록 하였다. 저항체 페이스트, 저항체의 크기, via의 길이 변화에 따라서 저항의 RF 특성은 고주파일수록 더욱 DC 저항값에서 부터 변화되는 양상을 보였다. 측정결과로부터 내부저항은 저항용량에 관계없이 전송선로, capacitor, inductor성분이 저항성분과 함께 혼재되어 있는 하나의 등가회로로 표현할 수 있으며, 내부저항의 구조 변화에 의한 전송선로의 특성임피던스 $Z_{o}$의 변화가 RF 특성을 크게 좌우하는 것으로 보여진다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.111-129
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• 2005

Pop provides OEMs and EMS with a platform to cost effectively expand options for logic + memory 3D integration - Expands device options by simplifying business logistics of stacking - Integration controlled at the system level to best match stacked combinations with system requirements - Eliminates margin stacking and expands technology reuse - Helps manage the huge cost impacts associated with increasing demand for multi media processing and memory. PoP is well timed to enable and leverage: - Mass customization of systems for different use (form, fit and function) requirements o Bband and apps processor + memory stack platforms - Logic transition to flip chip enables PoP size reduction o Area and height reduction. Industry standardization is progressing. Amkor provides full turn-key support for base package, memory package and full system integration.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.69-72
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• 2000

기판과의 동시소성에 의한 고주파 MCM-C(Multi-Chip-Module-Cofired)용 저항을 제작하고 6 GHz 까지의 RF 특성을 측정하였다. 기판은 저온 소성용 기판으로서 총 8층으로 구성하였으며, 7층에 저항체 및 전극을 인쇄하고 Via를 통하여 기판의 최상부까지 연결되도록 하였다 저항체 Pastes, 저항체의 크기, Via의 길이 변화에 따라서 저항의 RF 특성은 고주파일수록 더욱 DC 저항값에서부터 변화되는 양상을 보였다. 내부저항의 등가회로를 구현한 결과, 저항은 전송선로, Capacitance 성분이 혼재되어 있는 것으로 나타났으며 전극의 형태에 따라 Capacitance 성분이 많은 차이를 나타내었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 추계 기술심포지움 논문집
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• pp.81-85
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• 2000

마이크로파대역에서 우수한 유전적 특성을 가지며 소결이 90$0^{\circ}C$ 이하에서 가능하여 Ag와 동시 소결이 가능한 유전체 조성을 개발하여 RF MCM-C(Multi-chip Module on Ceramic) 제조를 위한 유전체 테잎 제조에 대한 기초적인 실험과 Ag 전극과 동시소성에 대한 반응성 실험을 하였다. 본 실험에 앞서 개발된 유전체 조성의 마이크로대역에서의 유전특성은 유전율 24, 품질계수 30,000 이상, 공진주파수 온도계수 37 ppm/$^{\circ}C$ 이었고 소결온도는 85$0^{\circ}C$이었다. 이 유전체를 이용결함 없는 테잎 제조를 위한 유기용매의 선택, 바인더 및 가소제의 량 및 비에 따른 테잎의 소결 전 .후의 상태를 비교.분석하여 최적의 조성비를 결정하였다. 테잎과 은전극과의 반응성 실험결과 은과 유전체의 상호확산은 거의 이루어지지 않음을 확인하였다.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.45-50
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• 2012

A family of multi-die DRAM packages was developed that incorporate the full functionality of an SODIMM into a single package. Using a common ball assignment analogous to the edge connector of an SODIMM, a broad range of memory types and assembly structures are supported in this new package. In particular DDR3U, LPDDR3 and DDR4RS are all supported. The center-bonded DRAM use face-down wirebond assembly, while the peripherybonded LPDDR3 use the face-up configuration. Flip chip assembly as well as TSV stacked memory is also supported in this new technology. For the center-bonded devices (DDR3, DDR4 and LPDDR3 ${\times}16$ die) and for the face up wirebonded ${\times}32$ LPDDR3 devices, a simple manufacturing flow is used: all die are placed on the strip in a single machine insertion and are sourced from a single wafer. Wirebonding is also a single insertion operation: all die on a strip are wirebonded at the same time. Because the locations of the power signals is unchanged for these different types of memories, a single consolidated set of test hardware can be used for testing and burn-in for all three memory types.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.61-68
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• 2002

지금까지 전자 디바이스의 솔더접합부에 대한 신뢰성 평가에 있어서는 열충격시험에 의한 평가가 주류를 이루었다. 그러나 최근 모바일 제품이 소형화/다기능화되고 고밀도실장에 대한 요구가 증가함에 따라 BGA/CSP와 같은 솔더볼을 사용하는 패키지가 표면실장의 주류를 이루게 되었으며, 솔더접합부에 대한 메커니컬 스트레스 수명이 요구되어지고 있다. BGA/CSP의 솔더접합부에 대한 신뢰성 평가는 하중을 가한 상태에서 데이지체인 패턴의 전기적 저항변화와 스트레인 게이지에 의한 스트레스-스트레인 커브에 의해 행해진다. 본 연구에서는 자체 개발한 PCB만능시험장치의 응용과 솔더접합부에 대한 메커니컬 스트레스의 동적거동을 평가한 소니의 실험자료를 소개하도록 한다.

• 한국방사선학회논문지
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• 제8권7호
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• pp.371-376
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• 2014

CdTe 멀티에너지 X선 영상센서와 ROIC를 패키징 하기 위한 flip chip bump bonding, Au wire bonding 및 encapsulation 공정조건을 개발하였으며 성공적으로 모듈화 하였다. 최적 flip chip bonding 공정 조건은 접합온도 CdTe 센서 $150^{\circ}C$, ROIC $270^{\circ}C$, 접합압력 24.5N, 접합시간 30s일 때이다. ROIC에 형성된 SnAg bump의 bonding이 용이하도록 CdTe 센서에 비하여 상대적으로 높은 접합온도를 설정하였으며, CdTe센서가 실리콘 센서에 비하여 쉽게 파손되는 것을 고려하여 접합압력을 최소화하였다. 패키징 완료된 CdTe 멀티에너지 X선 모듈의 각각 픽셀들은 단락이나 합선 등의 전기적인 문제점이 없는 것을 X선 3D computed tomography를 통해 확인할 수 있었다. 또한 Flip chip bump bonding후 전단력은 $2.45kgf/mm^2$ 로 측정되었으며, 이는 기준치인 $2kgf/mm^2$ 이상으로 충분한 접합강도를 가짐을 확인하였다.

• The Korean Journal of Ceramics
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• 제1권2호
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• pp.96-100
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• 1995

Recently, alumina/glass composites have been applied as a substrate material for hybrid IC and LSI multi-chip packaging. In this study, the characterization of sodium borosilicate glasses containing NaF and $AlF_3$ and the preparation of the resulted glass/alumina composites have been examined and the effect of the addition of fluorides on the thermal. and dielectric properties of the sintered composites have been studied. The sintering temperature of specimens was lowered by about 100-$150^{\circ}C$ by the addition of fluorine compared with the specimens without fluorine. The specimens containing fluorine showed slightly lower dielectric constants than those of the specimens without fluorine.

• 마이크로전자및패키징학회지
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• 제7권1호
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• pp.13-18
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• 2000

금속기판 위에 결합된 저온 소성 세라믹(low temperature co-fired ceramics on metal, LTCC- M)은 소성 후에 x-, y- 방향으로의 수축을 1% 이하로 억제할 수 있어 수동 소자를 내장하는데 매우 유리하며, 금속 기판 전체를 접지로 사용함으로써 노이즈를 감소시킬 수 있다. 본 고에서는 내부 실장 수동 소자별 특성차에 대하여 소개하고, 이러한 내부 실장 소자를 이용하여 실제로 제작된 PAM(power amplifier module)을 소개하였다. 내장된 수동 소자는 테스트 패턴 상에서 10~20%의 변화값을 보였으며 실제 모듈에 적용하여도 목표치에 부합하는 소자 구성이 가능하였다. 수동 소자가 내부에 실장됨으로써 신호 처리 시간을 감소시킬 수 있고, 납점의 감소로 공정을 단순화시킬 수 있을 뿐만 아니라 신뢰성 또한 증가시킬 수 있으므로 향후 RF모듈 외에 파워 및 고기능 소자 등 다양한 분야에 응용이 가능할 것이다.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.